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《VHDL寄存器组设计说明.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、......本寄存器组设计需要以下四个代码模块实现--以下为VHDL寄存器组代码libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityregfileisPort(DR:instd_logic_vector(1downto0);--SR:instd_logic_vector(1downto0);reset:instd_logic;DRWr:instd_logic;clk:instd_logic;d_input:instd_logic_vector(15downto0
2、);DR_data:outstd_logic_vector(15downto0)--SR_data:outstd_logic_vector(15downto0));endregfile;architecturestructofregfileis--components--16bitRegisterforregisterfilecomponentregport(clr:instd_logic;D:instd_logic_vector(15downto0);clock:instd_logic;write
3、:instd_logic;sel:instd_logic;Q:outstd_logic_vector(15downto0));endcomponent;--2to4Decodercomponentdecoder_2_to_4port(sel:instd_logic_vector(1downto0);sel00:outstd_logic;sel01:outstd_logic;sel02:outstd_logic;sel03:outstd_logic);endcomponent;学习好帮手......-
4、-4to1linemultiplexercomponentmux_4_to_1port(input0,input1,input2,input3:instd_logic_vector(15downto0);sel:instd_logic_vector(1downto0);out_put:outstd_logic_vector(15downto0));endcomponent;signalreg00,reg01,reg02,reg03:std_logic_vector(15downto0);signal
5、sel00,sel01,sel02,sel03:std_logic;beginAreg00:regportmap(clr=>reset,D=>d_input,clock=>clk,write=>DRWr,sel=>sel00,Q=>reg00);Areg01:regportmap(clr=>reset,D=>d_input,clock=>clk,write=>DRWr,sel=>sel01,Q=>reg01);Areg02:regportmap(clr=>reset,D=>d_input,clock
6、=>clk,write=>DRWr,学习好帮手......sel=>sel02,Q=>reg02);Areg03:regportmap(clr=>reset,D=>d_input,clock=>clk,write=>DRWr,sel=>sel03,Q=>reg03);--decoderdes_decoder:decoder_2_to_4portmap(sel=>DR,sel00=>sel00,sel01=>sel01,sel02=>sel02,sel03=>sel03);mux1:mux_4_to_
7、1PORTMAP(Input0=>reg00,Input1=>reg01,Input2=>reg02,Input3=>reg03,sel=>DR,out_put=>DR_data);--mux2:mux_4_to_1PORTMAP(--input0=>reg00,--input1=>reg01,--input2=>reg02,--input3=>reg03,--sel=>SR,--out_put=>SR_data--);endstruct;学习好帮手......以下为VHDL寄存器代码library
8、ieee;useieee.std_logic_1164.all;entityregisport(clr:instd_logic;D:instd_logic_vector(15downto0);clock:instd_logic;write:instd_logic;sel:instd_logic;Q:outstd_logic_vector(15downto0));endreg;architecturebehavofregissignalreg:std_logic_vec
