FPGA工程师面试试题集锦

《FPGA工程师面试试题集锦》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。

1、1、同步电路和异步电路的区别是什么？同步电路是由时序电路（寄存器和各种触发器）和组合电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写操作控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只有在电路处于稳定状态是才发生变化。也就是说，一个时刻只允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。异步电路不使用时钟脉冲做同步，其子系统是使用特殊的

2、“开始”和“完成”信号使之同步。2、什么是同步逻辑与异步逻辑同步逻辑是时钟之间有固定的因果关系，异步逻辑是各时钟之间没有固定的因果关系。3、什么是“线与”逻辑，要实现它，在硬件上有什么具体要求线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加上一个上拉电阻。（OC门，又称集电极开路（漏极开路）与非门门电路）4、什么是setup和Holdup时间Setup时间是指建立时间，是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯

3、片，这个T就是建立时间-Setuptime。Holdup时间是保持时间，是指触发器的时钟的时钟上升沿到来以后，数据稳定不变的时间。如果不满足建立时间，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。同样，保持时间不够，数据同样不能被打入触发器。5、什么是竞争和冒险现象，如何判断，如何消除在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。由此产生毛刺叫冒险。如果布尔市中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔市的消去项，二是在芯片外部加电容。6、常用的逻辑电平有哪些，TTL与

4、CMOS电平可以互连吗常用的逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是在12V，有的在5V。CMOS输出到TTL是可以直接互连的.TTL接到CMOS需要在输出端口加一个上拉电阻到5V或者12V。（上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！）7、如何解决亚稳态亚稳态是指触发器无法在某个规定时间段内到达一个可确定的状态。当一个触发器进入亚稳态时，既无法预测何时才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种

5、无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：一是降低系统时钟；二是用反应更快的FF；三是引入同步机制，防止亚稳态传播；四是改善时钟质量，用边沿变化快速的时钟信号。关键是器件使用比较好的工艺和时钟周期的裕量要大。8、IC设计中同步复位与异步复位的区别同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。9、MOORE与MEELEY状态机的特征。Moore状态机的输出仅与当前状态值有关，且只在时钟边沿到来时才会有状态

6、变化，Meeley状态机的输出不仅与当前状态值有关，而且与当前输入值有关。10、多时域设计中，如何处理信号跨时域不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕

7、时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。11、给了reg的setup,hold时间，求中间组合逻辑的delay范围。Delay

8、od-setup–hol