高速解调器设计.ppt

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1、高速解调器设计武汉大学电子信息学院2009年10月报告纲要总体概述硬件平台解调算法主要功能实现10~800Mbps的数字解调；调制方式：可选BPSK/QPSK/SQPSK/UQPSK/8PSK；可选择差分译码。总体方案QPSK符号速率最高达400MHz。直接采用4倍符号率采样，在数字域进行下变频和基带解调。最高采样速率1.6GHz，1:8并行解调结构。采样频率载波频率滚降系数为α，中频带宽为高速解调器的基本结构报告纲要总体概述硬件平台解调算法高速解调的硬件平台ADC芯片ADC08D1500具体的参数特性为：转换精度：8Bits最大转换速率：1.5GSPS@普通模式，3GS

2、PS@DES模式信噪比SNR：44.5dB@fIN=373MHz,VIN=FSR-0.5dB信噪失真比SINAD：43.9dB@fIN=373MHz,VIN=FSR-0.5dB有效位数ENOB：7.0Bits@373MHz微分非线性DNL：±0.15LSB积分非线性INL：±0.3LSBADC08D1500芯片内部结构框图表1普通控制模式引脚设置与功能对照引脚名称低电平高电平悬空3OutV输出幅度0.50Vp-p输出幅度0.70Vp-p/4OutEdge/DDR下降沿输出上升沿输出双沿输出127CalDly/DES校准延时225个时钟周期校准延时231个时钟周期双沿采样14

3、FSR/ECM650mVp-p满量程输入幅度870mVp-p满量程输入幅度扩展控制模式26PD整个芯片使能芯片进入低功耗/29PDQQ通道ADC使能Q通道ADC关闭/FPGAStratixII系列FPGA采用台积电(TSMC)的1.2V、90nm、SRAM工艺，密度和逻辑效率高，比相关竞争FPGA多出5%的逻辑和50%的存储器，DSP资源多出4倍，用户IO多出21%；EP2S60F1020C3的资源列表。表2EP2S60F1020C3的资源列表特性数量自适应逻辑模块（ALM）24,176等价逻辑单元（LE）60,440M512RAM模块（512bits+校验）329M4KR

4、AM模块（4KBits+校验）255M-RAM模块（512KBits+校验）2RAM总容量（bits）2,544,192DSP模块36嵌入式乘法器（18×18）144PLL12最大用户IO引脚数量718采样时钟的设计锁相环频率合成器实现框图ADC转换的时钟频率1GHz~1.5GHz，可编程设置。VCO选择Sirenza公司的VCO790-1500T，主要特性参数：输出频率范围：1000~2000MHz输出功率：6dBm输出相位噪声：-120dBc/Hz@100kHz谐波抑制度：二次谐波-9dBc，三次谐波-18dBc最大杂散：-80dBc调谐电压：1000MHz@2.2V，

5、2000MHz@18V输出阻抗：50ΩPLL频率合成器选择ADI公司的ADF4112，主要特性参数：RF输入频率：0.1～3.0GHz可编程双模预分频器，可为8/9,16/17,32/33,64/65可编程电荷泵电流模拟和数字锁相三线串行接口环路滤波器电路任意速率的时钟产生SiliconLaboratories(芯科实验室有限公司)日前发布全新的时钟发生器和缓冲器系列，可为业界提供最大的频率灵活性。基于SiliconLabs突破性的MultiSynth技术，Si5338能合成从0.16至350MHz间的任何频率，并能在每个装置的四个不同输出选择高达700MHz的频率，以一个

6、单芯片取代四个分立式锁相环(PLL)器件。Si5338能针对许多不同器件同步产生低抖动时钟，包括处理器、FPGA、ASIC、存储器和物理层收发器。可产生四个差分或是八个单端输出。每一输出时钟还能根据供应电压(1.5V,1.8V,2.5V,3.3V)和信号格式(LVPECL,LVDS,CMOS,HCSL,SSTL,HSTL)各自配置。Si5338的内部结构串行输出接口的设计DS92LV16内含16:1LVDS串化器和1:16解串器，最高发送与接收速率可达1.28Gbps发送与接收频率范围：25MHz～80MHz发送与接收并行位宽：16bits独立的发送与接收时钟、使能控制脚具

7、有接收时钟锁定指示串行端电平为BLVDS标准，比LVDS驱动能力更强方便的本地与线路回环两种测试模式DS92LV16应用电路高速解调器硬件平台的顶视图高速解调器硬件平台的底视图报告纲要总体概述硬件平台解调算法QPSK解调常用QPSK解调的结构载波恢复-Costas环数字化环路滤波器原理框图符号同步全数字化符号同步方案Gardner环Gardner环原理结构框图内插器FIR结构的立方内插原理框图Farrow结构立方内插原理框图GardnerTED算法GardnerTED实现框图算法仿真QPSK调制和解调QPSK解调的