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时间:2020-01-14
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1、ALTERA-----可编程器件的开发软件MAX+PLUSⅡAltera公司的MAX+PLUSⅡ的全称是MultiplyArraymatrixandProgrammableLogicUserSystem。MAX+PLUSⅡ支持所有的CPLD和25万门以内的FLEX和ACEX系列FPGA。它集设计输入、编译、仿真、综合、编程(配置)于一体,带有丰富的设计库,并有详细的联机帮助功能,且许多操作(如元件复制、删除、拖动和文件操作等)与Windows下的操作方法完全一样,是一个集成化的、易学易用的PLD开发平台。用MAX+PLUSⅡ进行设计的一般过程设计输入编译功能仿真设计实现时序仿真下
2、载设计修改硬件检查设计输入输入方式有:原理图、波形图、VHDL、VerilogHDL、AlteraHDL、网表等。MAX+PLUSⅡ支持层次化设计,可以将下层设计细节抽象成一个符号(Symbol),供上层设计使用。MAX+PLUSⅡ提供了丰富的库资源,以提高设计的效率。Mf库提供了74系列器件;Prim提供了基本的逻辑元件;Mega_lpm为参数化的模块库,具有很大的灵活性;Edif为网表模块库,其模块的外观是抽象的方框,具体电路被封装了起来。编译编译包括编译网表提取器(CompilerNetlistExtractor)、数据库生成器(DatabaseBuilder)、逻辑综合器
3、(LogicSynthesizer)、逻辑划分器(Partitioner)、适配器(Fitter)、时序仿真网表文件提取器(TimingSNFExtractor)和编程数据汇编器(Assembler)。编译网表提取器检查设计文件中的错误,提取电路网表(电路网表是数据化的逻辑电路图);数据库生成器对设计项目中的各种数据文件进行库管理;逻辑综合器根据PLD的结构特点对设计进行优化与综合;逻辑划分器的作用是当设计比较大、需一片以上PLD才能实现时,将电路划分到若干PLD中;适配器又称为布局布线器,将优化过的设计结果分配到PLD中的逻辑模块,并确定连接关系;时序仿真网表文件提取器根据PL
4、D的延迟特性,将已在PLD中虚拟实现的电路(即已布局布线的电路)的网表及信号延时提取出来,生成时序仿真网表文件;编程数据汇编器是编译的最后环节,它将前面的处理结果转换成用于下载的PLD的编程(配置)数据,生成若干数据文件。仿真验证通过仿真可以检查设计中的错误和问题。仿真有3种方式:功能模拟、时序模拟和时序分析。功能模拟根据编译后生成的电路网表进行,只能检查电路的逻辑功能,无法模拟信号的延时情况。时序模拟根据布局布线后提取的电路的时序仿真网表进行,可以模拟出信号的传输延时,由于这种仿真是在适配后才能进行,故又称作后仿真。时序分析也是根据时序仿真网表进行,但它分析的角度与时序模拟不同
5、,它可以分析出电路中各条路径的延时、时钟频率的上限、以及触发器的建立时间和保持时间等。下载经编译后生成的编程数据,可以通过下载电缆直接由PC机写入PLD。常用的下载电缆有:连接PC机并行口(打印口)与PLD的ByteBlaster和连接PC机串行口(RS232)与PLD的BitBlaster。通过这两个电缆不仅可以对单个PLD编程,还可以利用JTAG的菊花链对多个PLD进行编程。逻辑设计的输入方法MAX+PLUSⅡ所能接受的输入方式有:原理图(*.gdf文件)、波形图(*.wdf文件)、VHDL(*.vhd文件)、VerilogHDL(*.v文件)、AlteraHDL(*.tdf
6、文件)、符号图(*.sym文件)、EDIF网表(*.edf文件),以及第三方EDA工具OrCAD生成的原理图(*.sch文件)和Xilinx开发软件生成的XilinxNGD网表格式(*.xnf文件)。EDIF是一种标准的网表格式文件,因此EDIF网表输入方式可以接受来自许多第三方EDA软件(Synopsys、Viewlogic、MentorGraphics等)所生成的设计输入。在上述众多的输入方式中,最常用的是原理图、HDL文本和层次化设计时要用的符号图。1.指定项目名称启动MAX+PLUSⅡ后首先出现的是管理器窗口。开始一项新项目设计的第一步是为项目指定一个名称,这样所有属于该
7、项目的文件都将以该项目名来命名(扩展名不同)。指定项目名的方法如下:(1)在“File”菜单中选择Project→Name打开“ProjectName”对话框;(2)选择适当的驱动器和目录,然后键入项目名;(3)点击“OK”。注意:(1)子目录和文件名不能用中文!(2)设计文件不要直接放在根目录下!2.建立原理图设计文件第一步打开原理图编辑器(1)在管理器窗口的“File”菜单中选择“New”或直接在工具栏上点击按钮,打开“New”列表框;(2)选择“GraphicEditorF
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