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1、第七章内建自我测试(Built-inSelfTest)7.17.1前言7.1前言在数字科技演进下，超大规模集成电路(VeryLargeScaleIntegration)已经有戏剧性的影响，这些影响不仅使VLSI减少制作面积与制造成本，同时也增加电路的复杂度。就这成效上而言VLSI的技术的确带来性能上的重大改善。在这些VLSI实现的系统中，令人乐见的改善成就了效率与成本上很大的利益。然而，这样的好处却也对VLSI的未来造成一些问题，其中的一个问题就是电路测试，因为随着集成电路容量的成长，逐渐使测试变得更为困难。高数量原件和有限的输出入是VLSI电路的特征，但传统的测试方式在这领

2、域中却时常变的没效率且不能令人满意。针对时序性线路的自动测试试样产生器(Automatictestpatterngeneration)甚至不能用在许多大规模集成电路(LSI)上，因此如同前章所叙，针对具测试能力的测试技术，像是串行扫描(serialscan)的设计是必须实现的。但对VLSI的电路来说，此测试技术仍然涉及巨量的测试试样与模拟花费，以及大量的测试输出入数据与巨量测试时间，因此为了延续VLSI工业成长，包含测试试样产生器与外部提供测试试样途径的测试方法学是必要的。对于任何途径来说，以下的目标要求是必须的:有高且容易证明的失效涵盖率，产生最少测试试样，最小的性能衰减，

3、能在实际工作速度下测试，短的测试时间和合理的硬件费用。针对以上的要求，内建自我测试系统(Bult-InSelf-In)提供了可行的解决方式。首先，内建自我测试系统利用减少不同芯片间的联系，来克服因为有限的输出入所造成瓶颈，并进而减少相当多的测试试样与模拟过程，除此以外经由测试时程安排，能使同一时间测试许多不同的单位来使测试时间相对的缩短，且整个硬件面积的额外花费也能借由仔细的设计与透过测试硬件的分享而变小。7.1.1VLSI7.1.1VLSI测试问题7.1.1VLSI测试问题(VLSITestingProblem)(VLSITestingProblem)(VLSITestin

4、gProblem)高晶体数量，有限的输出入，与时序行为让VLSI电路深具特色，但也反应了在测试电路的困难。高晶体数量增加测试产生器的复杂度与错误的模拟。有限的输出入大大减少对内部电路控制能力与关察力。时序行为与时序测试试样产生器功能有关。所以时序测试试样产生器的自动化在测试领域仍是个主要待解决的课题。高晶体数量是VLSI最与众不同的特色。典型得一个VLSI芯片包含数以千百计的晶体。随着深次微米的科技演进，晶体数量可被推向超过一百万个的限制。这样高数量的晶体对测试试样产生器与错误模拟有直接性的冲击。即使是非常简单组合线路，也可以发现执行测试试样产生器与错误仿真所需的计算机时间大

5、约和逻辑闸的总数量的三次方成比率[Will82]。同时，高原件数量也在测试试样的储存和在测试时间上有很大的影响，一个合理的假设是说测试向量的数量和向量宽度与电路的大小成线性比。因此测试时间与测试试样的储存与电路大小的平方成比率。10GateCountSSIMSI100LSI1,000VLSI1990100,000VLSI200010,000,000PinCountSSI10MSI20LSI40VLSI1990200VLSI200010,0001Gate/PinRatioSSIMSI5LSI25VLSI1990500VLSI200010,000图7.1在IC科技发展闸/接脚比率

6、虽然有限的输出入(I/O)可能没有如高原件数量那般重要，但仍然造成测试上的问题，因此在控制与观察上，有限的I/O结果造成较低的测试能力。一个芯片的测试能力大约可由逻辑闸对接角的比率等作估计，此比率大约介在界面接角和逻辑闸数量之间，因此由于测试能力的变差，使得VLSI产品测试变的困难重重。图7.1显示了在IC的科技发展上，晶体数量，接角数量，与逻辑闸对接角的比率。愈高的比率就得到愈低的测试能力。内建自我测试包含了测试试样产生器及响应评估的硬件，因此大大减少不同芯片间的联系，故有限I/O的限制被缓和下来。一个好的内建自我测试也能把电路分割成几个标准大小，来减少测试试样与失效仿真器

7、的复杂度。事实上，很多的内建自我测试的方法就是要避除测试试样产生器，或是错误的模拟，或是避除两者。由于内建自我测试不像单一芯片一次祇能测试一个，故能轻易的利用时程安排来同时对多个区块同时进行测试，因此会缩短测试所需的时间。7.1.27.1.2内建自我测试的结构7.1.2内建自我测试的结构(Built(Built-(Built---inSelfinSelfinSelf-inSelf---TestArchitecture)TestArchitecture)TestArchitecture)TestArchi