基于CPLD的简易数字频率计

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1、..等级:课程设计课程名称嵌入式系统课程设计课题名称基于CPLD的简易数字频率计专业电子信息工程班级电信1303学号xxxxxxxxxxxxxxxxxxxx姓名XX指导老师陈爱萍2016年12月20日word教育资料..目录一．总体设计21.设计总体思路22.基本原理23.总体框图2二．各个单元模块设计31.分频器模块32.计数器模块43.锁存器模块64.编码器模块85.片选模块96.显示模块107.片选信号模块11四.总体电路图14五.设计调试141.软件调试与硬件调试141.1软件调试141.2硬件调试15六.总结与体会16七.参考文献16word教育资料..电气信息学院课程设计任务书课

2、题名称基于CPLD的简易数字频率计姓名xx专业电子信息工程班级xxxx学号xx指导老师陈爱萍课程设计时间2016年12月18日-2016年12月30日（17、18周）教研室意见意见：同意审核人：刘望军一、任务及要求CPLD为复杂可编程逻辑器件，通过EDA技术对其进行编程，设计数字频率计，并最终完成电路的编程调试。具体要求如下：数字频率计是一种用数字显示的频率测量仪表，它不仅可以测量正弦信号、方波信号的频率，还可以测量如机械振动次数、物体转动次数、单位时间里经过传送带的产品数量等多种物理量。技术指标：（１）、频率测量范围：1/10——9999Hz。（２）、输入被测信号幅度Vi<100mV。（３

3、）、测量1s和10s时间内的脉冲数。（４）、显示时间分“手动”和“自动”两档。二、进度安排第一周：周一：集中布置课程设计相关事宜。周二～周三：子模块程序设计，顶层电路程序设计。周四～周日：子模块，顶层电路仿真。第二周：周一～周三：编程下载，系统调试。周四~周五：设计报告撰写。周五进行答辩和设计结果检查。word教育资料..一．总体设计1.设计总体思路采用现场可编程门阵列(FPGA)为控制核心，利用VHDL语言编程，下载烧制实现。将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，可实现大规模和超大规模的集成电路，测频测量精度高，测量频率范围大，而且编程灵活、调试方便.2.基本原理频

4、率计的基本原理是用高频信号基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1s都可以。闸门时间越长，得到的频率值就越准确。闸门时间越短，测得的频率值刷新就越快。一般取1s作为闸门时间。数字频率计的关键组成部分包括分频器，计数器、锁存器、片选电路，译码驱动电路和显示电路.word教育资料..3.总体框图word教育资料..清零信号待测信号计数器锁存器编码信号时钟信号分频器片选信号显示译码器数码管片选word教育资料..图1-3-1数字频率计总体框图二．各个单元模块设计1.分频器模块本次实验主要采用的是计数器构成分频

5、电路，对1KHz的时钟脉冲进行分频。这里使用的是10分频，一个输出给计数器，一个给锁存器。源程序：libraryieee;useieee.std_logic_1164.all;entityfen_ck22isport(clk:instd_logic;q:outstd_logic);end;architecturefen_arcoffen_ck22isbeginprocess(clk)variablecnt:integerrange0to9;variablex:std_logic;beginifclk'eventandclk='1'thenifcnt<9thencnt:=cnt+1;elsec

6、nt:=0;x:=notx;endif;endif;q<=x;endprocess;endfen_arc;电路模块如图所示：word教育资料..图2-1-1分频模块仿真波形如图：图2-1-2分频模块仿真波形2.计数器模块这个模块主要是记录待测信号经过了多少的波峰，将其转换成数量。然后给锁存器锁存。源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount_ck22isport(clr,sig,door:instd_logic;alm:outstd_logic;q3,q2,q1,q0

7、,dang:outstd_logic_vector(3downto0));end;architecturecount22_arcofcount_ck22isbeginprocess(door,sig)variablec3,c2,c1,c0:std_logic_vector(3downto0);variablex:std_logic;beginifsig'eventandsig='1'thenifclr='0'