基于FPGA的数字频率计

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1、基于FPGA的数字频率计1前言数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，它被广泛应用与航天、电子、测控等领域。它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用液晶显示器显示出来。根据数字频率计的基本原理，本文设计方案的

2、基本思想是分为四个模块来实现其功能，即整个数字频率计系统分为分频模块、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。而且，本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。本文详细论述了利用VHDL硬件描述语言设计，并在EDA（电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。特点是：无论底层还是顶层文件均用VerilogHDL语言编写，避免了用电

3、路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。该设计方案对其中部分元件进行编程，实现了闸门控制信号、多路选择电路、计数电路、位选电路、段选电路等。频率计的测频范围：0~100MHz。该设计方案通过了QuartusⅡ软件仿真、硬件调试和软硬件综合测试。第23页2总体方案设计2.1方案比较：方案一：本方案是利用电路的频率响应特性来测量频率值。任何具有适当频率响应特性的可调无源网络都可用来测量频率值。测频方

4、法：谐振测频法:利用谐振回路测量高频（微波）信号的频率值（图2.1.2）。调节C使回路在被测频率值上谐振,此时,可得到被测频率值fx图2.2谐振法测频工作原理图显示方法:CPLD直接输出控制显示 ，本设计采用双色（红色和绿色）8*8LED点阵作为终端显示器件，在CPLD的ROM数据控制下，8*8LED点阵的每个像素点能产生红色、绿色、$（红绿混合色），能够再现颜色的多样化。由于一般的I/O的驱动能力是有限的，CPLD中的ROM输出的显示数据需要经过驱动电路后送至8*8LED点阵的行选端（阳极），列选线（阴极）则受7

5、4HC138输出的低电平译码信号的控制。方案二测频方法：CPLD测频：CPLD作为一种新型的可编程逻辑器件，具有集成度高、逻辑电路设计方便灵活、可靠性好、工作速度快等特点，显示方法：由单片机产生控制时序，通过总线送给CPLD再显示2.2方案论证：第23页方案一：本方案主要对频率的模拟测量：测频电桥是测量低频信号的频率值，谐振测量是利用谐振回路来实现对高频信号的测量。具体实现是通过调节图2.1.2中的C使回路在被测频率值上谐振，此时便可得到待测的频率值。然后在CPLD直接输出控制显示来控制输出部分。方案二：2.3方案

6、选择3单元模块电路设计3.1电路设计总体框图本设计主要由8个部分组成，以CPLD芯片部分为核心展开，待测信号输入，由外部电源，复位电路，单片机电路，液晶显示，标准时钟以及JTAG下载各个单元配合起来实现测试频率并在液晶显示屏上实时显示出数字频率信号。复位电路电源单片机电路待测信号CPLD芯片CPLD芯片JTAG下载液晶显示标准时钟图3.1电路设计总体框图3.2标准时钟（100MHz）产生部分本部分采用100M的有源晶振，因为有源晶振第23页不需要DSP的内部振荡器，信号质量好，比较稳定，而且连接方式相对简单（主要是

7、做好电源滤波，通常使用一个电容和电感构成的PI型滤波网络，输出端用一个小阻值的电阻过滤信号即可），不需要复杂的配置电路。有源晶振通常的用法：一脚悬空，二脚接地，三脚接输出，四脚接电压。相对于无源晶体，有源晶振的缺陷是其信号电平是固定的，需要选择好合适输出电平，灵活性较差，而且价格高。对于时序要求敏感的应用，个人认为还是有源的晶振好。R204图3.2标准100M信号的产生电路3.3CPLD程序下载。Altera器件编程下载电缆有：ByteBlaster并行下载电缆，ByteBlasterMV并行下载电缆等等。本设计采

8、用的是ByteBlaster并行下载电缆，它具有与PC机25针标准并行口相连的接口。通过PC机标准并行口在线编程MAX7000S(EPM7064SLC44-10)。与PCB电路板相连的是10针插座。具体原理图如图3.3：图3.3CPLD程序下载接口注：上图中TCK为时钟；TDO为器件输出到数据；TMS为JTAG状态机控制；TDI为配置到器件的数据。JTAG各