数字电路逻辑设计试卷(有答案)

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1、.数字电路与逻辑设计（A卷）班级学号姓名成绩一．单项选择题（每题1分，共10分）1．表示任意两位无符号十进制数需要（）二进制数。A．6B．7C．8D．92．余3码10001000对应的2421码为（）。A．01010101B.10000101C.10111011D.111010113．补码1．1000的真值是（）。A．+1.0111B.-1.0111C.-0.1001D.-0.10004．标准或-与式是由（）构成的逻辑表达式。A．与项相或B.最小项相或C.最大项相与D.或项相与5.根据反演规则，的反函数为（）。A.B.C.D.6．下列四种类

2、型的逻辑门中，可以用（）实现三种基本运算。A.与门B.或门C.非门D.与非门7．将D触发器改造成T触发器，图1所示电路中的虚线框内应是（）。图1A.或非门B.与非门C.异或门D.同或门8．实现两个四位二进制数相乘的组合电路，应有（）个输出函数。A．8B.9C.10D.119．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（）。A．JK=00B.JK=01C.JK=10D.JK=1110．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（）个异或门。A．2B.3C.4D.5二．判断题（判断各题正误，正确的在括号内记“∨

3、”,错误的在括号内记“×”,并在划线处改正。每题2分，共10分）..1．原码和补码均可实现将减法运算转化为加法运算。（）2．逻辑函数则。（）3．化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。（）4．并行加法器采用先行进位（并行进位）的目的是简化电路结构。（）5.图2所示是一个具有两条反馈回路的电平异步时序逻辑电路。()图2三．多项选择题(从各题的四个备选答案中选出两个或两个以上正确答案，并将其代号填写在题后的括号内，每题2分，共10分)1．小数“0”的反码形式有（）。A．0．0……0；B．1．0……0；C．0．1……1；D

4、．1．1……12．逻辑函数F=A⊕B和G=A⊙B满足关系（）。A.B.C.D.3．若逻辑函数则F和G相“与”的结果是（）。A．B．1C．D．4．设两输入或非门的输入为x和y，输出为z，当z为低电平时，有（）。A．x和y同为高电平；B．x为高电平，y为低电平；C．x为低电平，y为高电平；D．x和y同为低电平.5．组合逻辑电路的输出与输入的关系可用（）描述。A．真值表B.流程表C．逻辑表达式D.状态图四．函数化简题（10分）1．用代数法求函数的最简“与-或”表达式。（4分）2．用卡诺图化简逻辑函数F(A，B，C，D)＝∑m(2，3，9，11，1

5、2)+∑d(5，6，7，8，10，13)求出最简“与-或”表达式和最简“或-与”表达式。（6分）..五．设计一个将一位十进制数的余3码转换成二进制数的组合电路，电路框图如图3所示。（15分）图3要求：1．填写表1所示真值表；表1ABCDWXYZABCDWXYZ00000001001000110100010101100111100010011010101111001101111011112．利用图4所示卡诺图，求出输出函数最简与-或表达式；图43．画出用PLA实现给定功能的阵列逻辑图。..4．若采用PROM实现给定功能,要求PROM的容量为多

6、大？六、分析与设计（15分）某同步时序逻辑电路如图5所示。图5(1)写出该电路激励函数和输出函数；(2)填写表2所示次态真值表；表2输入X现态Q2Q1激励函数J2K2J1K1次态Q2(n+1)Q1(n+1)输出Z(3)填写表3所示电路状态表；表3现态次态Q2(n+1)Q1(n+1)输出Q2Q1X=0X=1Z00011011（4）设各触发器的初态均为0，试画出图6中Q1、Q2和Z的输出波形。..图6（5）改用T触发器作为存储元件，填写图7中激励函数T2、T1卡诺图，求出最简表达式。图7图8七．分析与设计（15分）某电平异步时序逻辑电路的结构框

7、图如图8所示。图中：要求：1．根据给出的激励函数和输出函数表达式，填写表4所示流程表；表4二次状态y2y1激励状态Y2Y1/输出Zx2x1=00x2x1=01x2x1=11x2x1=10000111102.判断以下结论是否正确，并说明理由。..①该电路中存在非临界竞争；②该电路中存在临界竞争；3．将所得流程表4中的00和01互换，填写出新的流程表5，试问新流程表对应的电路是否存在非临界竞争或临界竞争？表5二次状态y2y1激励状态Y2Y1/输出Zx2x1=00x2x1=01x2x1=11x2x1=1000011110八．分析与设计（15分）某

8、组合逻辑电路的芯片引脚图如图9所示。图91．分析图9所示电路，写出输出函数F1、F2的逻辑表达式，并说明该电路功能。2．假定用四路数据选择器实现图9所示电路的逻辑功能，请确定图1