TFT显示屏设计报告书

《TFT显示屏设计报告书》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、课程设计报告书一：设计要求（a)设计Array基板(Csongate)的次像素图形（b)设计8英寸TFT显示屏Array基板（Csongate）（c)设计对应的五张掩模板：GE版、SE版、SD版、CH版、PE版，并且进行阵列外布线(d)设计CF基板（上玻璃板尺寸的确定设计、黑色矩阵的设计、色层位置的确定）（e）cell盒设计（取向剂掩模版PI版、丝印边框掩模版Seal版）二：设计步骤（a）研究课程设计题目,进行小组内讨论，并确定最终的课设题目。（b）确定规格：显示屏规格尺寸、工作模式、分辨率、开口率、宽高比。（c）利用Initdesign计算软件的四条限制线确定CS所占次像素比例

2、大小和沟道宽度W。（d）计算参数。（e）绘制图形（1）绘制Array基板①绘制子像素、子像素尺寸标注、阵列②绘制GE、SE、SD、CH、PE这五张掩膜版。③布线（2）CF基板①上玻璃板尺寸的确定设计②黑色矩阵的设计③色层位置的确定（3）设计cell盒①取相剂掩模版PI版②丝印边框掩模版Seal版三：设计思想阵列中每个画素的大小和形状是一样的，但是每个画素的细部设计，并不一定要完全一样，利用画素设计的细部改变，可以解决一些问题。比如通过精密计算沿着扫描线改变TFT的寄生电容的大小，可以补偿电容耦合效应和信号延迟效应，但是这样设计会使得整个布局非常复杂，又会产生其他的问题，因此目前在

3、绝大多数的TFT设计中，都是采用完全相同的画素设计。为了使得设计出来的显示器在各种情况下都能够满足驱动原理的要求，采用的设计观念是“最坏情况设计”，即在设计时考虑在极限情况下能够使用，那么其他情形就没有问题。比如画面的帧频在60～75Hz，则以75Hz考虑充电时间，而以60Hz考虑电荷保持时间，这样在两个极限条件下如果能够满足，其它频率下肯定能够满足四：具体设计过程（1）规定产品规格为8in，规定分辨率为640×480，宽高比为4:3，开口率为70%。（2）规定电学参数：包括资料驱动IC，扫描驱动IC，共电极等的电压范围及方式，TFT的漏电流，最小视讯电压信号范围，延迟时间，直流

4、电压残留值，寄生电容，电子迁移率，截止电压等（1）设计参数的确定：采用像素全同设计方式，根据设定好的参数，以存储电容Cs和沟道宽度W作为初始设计目标，以四大考量为基础，编写方程式，利用Initdesigh确定Cs和W的值，进行初始画素布局，粗略计算开口率及其它参数。①利用Initdesign确定CS和W。经过软件模拟，从图中可以看到四条限制线的交集为一个近似三角形的区域，在此区域内的Cs、W值都满足要求。通常，为使像素的开口率达到最大，取最左下角的值，在图中可取无限靠近TFT开电流限制线和电容耦合限制线的交点处。坐标为（5.91,12.32），由于横轴表示Cs面积占一个亚像素面积

5、的比例，纵轴表示TFT沟道的宽度W值。所以可大致计算Cs面积，为254×86×5.91%平方微米=1271平方微米。由此可进行图形的初始设计。在设计过程中，电容的大小体现在面积的大小上，所以设计时Cs以其面积来考虑，这样可以简化设计过程。将计算所得参数列于下表。沟道宽度13.04微米CS面积1365.6平方微米CS占次像素的面积比例6.35%（2）分析及次像素的绘制次像素大小为254×84.67μm，定义开口率为70％，这一部分完全依靠ITO的面积大小来实现，根据计算，存储电容的面积占次像素的面积是5.91%，也是依靠ITO的面积来实现，所以，在次像素的范围内，ITO的面积应占整

6、个次像素面积至少约76％。那么扫描线与数据线及TFT所占的面积不能超过24％。我们知道，对于扫描线和数据线，扫描线的信号延迟要远大于数据线的信号延迟，且在高度方向的尺寸大于宽度方向的尺寸，所以数据线的宽度。根据制程设计准则，数据线宽度最小为7μm，数据线与ITO线间距对准误差1μm，取2μm，这样，在宽度方向上，数据线和线间距占据的宽度至少9μm，那么，在扫描线方向上可用的最大宽度为（254×9+84.67×X）÷254÷84.67<26%，计算X<33.07μm扫描线与ITO对准误差0.6μm，取1μm，半导体延伸出栅线最小3μm，所以扫描线可以取33.07-1×2-3=28.

7、07μm，这样将其值设定为28μm.。那么，实际上可以放置ITO的区域变为：（254-35）×（84.67-7-2）÷254÷84.67=77%次像素的绘制顺序：次像素的尺寸－扫描线－数据线－半导体线－源漏极线－像素电极ITO－存储电容绘图参数见下表，绘制步骤课堂演示。绘图项目取值（μm）取值依据次像素大小254×84.67屏规格所定数据线宽度7漏/源极金属线最小线宽限制扫描线宽度28估算半导体与栅线相交部分项目取值取值依据半导体上边缘与栅线平齐 半导体下边缘距栅线下边缘3μm栅