基于某verilog地数字秒表地设计实现

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1、实用标准《HDL语言应用与设计》实验报告基于VerilogHDL数字秒表的设计班级：信科13-01班姓名：张谊坤学号：08133367教师：王冠军文档大全实用标准基于VerilogHDL数字秒表的设计一、秒表功能1.计时范围：00:00:00—59:59:992.显示工作方式：八位数码管显示3．具有暂停和清零的功能二、实验原理1．实验设计原理（1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、

2、启动以及清零复位。（2）秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示‘-’。8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。文档大全实用标准（3）可定义一个24位二进制的寄存器hour用于存放8个计数器的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端clk，百分之一秒模块为100进制的计数器，当计数到“1001”时，百分

3、之一秒模块清零，同时十分之一秒模块加1；十分之一秒模块也为100进制的计数器，当计数到“1001”时，十分之一秒模块清零，同时秒模块加1；以此类推。直到分模块计数到59进59。秒表计数单位与对应输出信号hour[3:0]百分之一秒hour[7:4]十分之一秒hour[11:8]秒Hour[15:12]十秒Hour[19:16]分hour[23:20]十分（4）为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner[0]出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器

4、启动，1时计数器暂停，当key-flag为1同时key-inner[1]为9时，计数器清零。（5）定义18位寄存器count用于存放分频和扫描用的计数值。50MHZ的时钟信号500000分频，得到100HZ的时钟信号，而计数器以50MHZ的时钟信号218分频扫描8个七段译码器。文档大全实用标准2.实验原理框图秒表设计原理框图50MHZReg[1:0]分频扫描显示计数100HZ三、实验过程1、秒表总程序：moduledapeng(clk_50M,dig,seg,ena,key);input[1:0]key;inputclk_50M;//输入频率为50MHZ的时钟output[

5、2:0]dig;//数码管位选output[7:0]seg;//数码管段选outputena;//3-8译码器使能reg[2:0]dig,count3b;reg[7:0]seg;reg[3:0]disp_dat;//定义显示数据寄存器reg[18:0]count;//定义计数寄存器reg[23:0]hour;//定义现在时刻寄存器regclk100;//50MHZ的时钟信号500000分频，得到100HZ的时钟信号regkey_flag;//启动/暂停的切换标志reg[1:0]key_inner;assignena=0;//按键输入缓存文档大全实用标准always@(pos

6、edgecount[16])beginkey_inner<=key;endalways@(negedgekey_inner[0])beginkey_flag=~key_flag;end//0.01秒信号产生部分，产生100HZ的时钟信号always@(posedgeclk_50M)beginif(count==249999)beginclk100<=~clk100;count<=0;endelsecount<=count+1'b1;end//数码管动态扫描显示部分always@(posedgecount[10])begincount3b=count3b+1;case(cou

7、nt3b)3'd7:disp_dat=hour[3:0];3'd6:disp_dat=hour[7:4];3'd5:disp_dat=4'ha;3'd4:disp_dat=hour[11:8];3'd3:disp_dat=hour[15:12];3'd2:disp_dat=4'ha;3'd1:disp_dat=hour[19:16];3'd0:disp_dat=hour[23:20];default:disp_dat=4'bxxxx;endcasedig=count3b;endalways@(disp_dat)be