数字钟课程设计报告材料(正文)

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1、课程设计报告课题名称： 电子技术课程设计学生学号：  专业班级：  学生姓名：  指导教师：  目录12一、设计目的·····················2二、设计所需元件器材·············2三、原理框图·····················2四、各功能模块图·················3五、设计出现的问题及心得·········9六、思考题·······················1012一、课程设计说明书 …………………12一、设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机

2、械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时序电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二、设计所需元件器材1.555定时器1片2.74LS90集成块6片3.CD4511集成块6片

3、4.共阴极7段数码管6个5.面包板1个（型号SYB-118）6.10uf电解电容1个7.0.1uf瓷片电容1个8.68k电阻一个9.15k电阻一个10.单股线8m左右11.镊子12.剪刀121.斜口钳2.74LS14一片3.74LS20一片4.按键两个5.电阻1k3个6.电阻100欧6个7.5伏电源一、原理框图基本原理为555定时器产生基准秒脉冲，将信号送到60进制秒计数器，秒计数器60一循环，会产生进位信号，同时将这信号送到60进制分计数器，分计数器循环也会产生进位信号，送到24进制时计数器。每级计数器都有译码器与之相对，

4、将计数器送出的4位信号转变成数码管的十进制信号，这样就能显示出具体时间。数字钟原理方框图十位个位十位个位十位个位译码译码译码译码译码译码六进制十进制六十进制六进制十进制六十进制二十四进制555定时器显示部分译码部分计数部分秒基准信号12四、各功能模块图1．555定时器555定时器是一种集模拟、数字于一体的中规模集成电路，其应用极为广泛。555定时器内部结构如图4-1-1所示。它由分压器、两个电压比较器、基本SR触发器、晶体管及缓冲器 组成。1脚是接地端GND，2脚是低电平触发端（也称触发端），3脚是输出端OUT，4脚是复位端

5、ft，，5脚是电压控制端，6脚是高电平触发端（也称阈值端），7脚是放电端，8脚是电源端VCC。555定时器功能表见图4-1-2，其中4脚RD，为复位端，当RD为低电平时，不管其他输人端的状态如何，输出Uo为低电平。只有当RD为高电平时，输出的状态将由2脚低电平触发端和6脚高电平触发端电压的大小来决定，因此，在正常工作时，应将4脚接高电平。当uil＜(2/3)Vcc,u2＜(1/3)Vcc时，放电晶体管VT截止，输出端仍为高电平。当uil＞(2/3)Vcc,ui2＞(1/3)Vcc时，放电晶体管VT导通，输出端uo为低电平。当

6、uil＜(2/3)Vcc,ui2＞(1/3)Vcc时，电路亦保持原状态不变。如果在电压控制端（5脚）施加一个外加电压（其值在0～Vcc之间），比较器的参考电压将发生变化，电路相应的阈值、触发电平也将随之变化，进而影响电路的工作状态。图4-1-1555定时器内部结构12图4-1-2555定时器功能表图4-1-3为555定时器组成的秒脉冲产生电路（秒基准信号），接通电源后，电容C被充电，当Vc上升到(2/3)Vcc时，使Vo为低电平，同时放电三极管T导通，此时电容C通过R2和T放电，Vc下降。当Vc下降到(1/3)Vcc时，Vo

7、翻转为高电平。电容C放电所需时间为tpL=R2Cln2≈0.7R2C当放电结束时，T截止，Vcc将通过R1，R2电容器充电，Vc由(1/3)Vcc上升到(2/3)Vcc所需的时间为tpH=（R1+R2）Cln2≈0.7（R1+R2）C当Vc上升到(2/3)Vcc时，电路又翻转为低电平。如此周而复始，于是，在电路的输出端就得到一个周期性的矩形波。其震荡频率为1/（tpL+tpH）≈1.43/（R1+2R2）C我们取R1=15K,R2=69K,C=10uF图4-1-3秒脉冲产生电路122．计数电路一般采用十进制计数器如74LS2

8、90、74LS90、74LS390,等来实现计数单元的计数功能。在此，该电路使用的为74LS90。74LS90计数器是一种中规模二一五进制计数器，该芯片有两个异步清零端MR1、MR2和两个异步置9端MS1、MS2，都为高电平有效。秒个位计数单元为10进制计数器，无需进制转换，只需将Q0与C