串行的8421BCD码转换成串行余3码的逻辑系统的设计

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1、串行的8421BCD码转换成串行余3码的逻辑系统设计一、摘要本文将设计一个串行的8421BCD码转换成串行余3码的逻辑系统。其可实现基本要求如下：8421码作为串行输入，余三码作为串行输出。每四个时钟周期完成一位十进制的转换。二、设计思路我们将该逻辑系统大致分为三个模块：1、输入模块2、转换模块3、输岀模块这样串行输入的8421码经输入模块后并行输出，通过转换电路转换成余三码，并行的余三码再通过输岀模块串行输出。三、具体方案1、输入模块：采用移位寄存器74LS194作为输入，右移位Sr作为串行输入口，Q、Qi、Q2、Q3作为四个并行输出口。经过

2、4个时钟周期，得到一组8421码（一位十进制）。CP（时钟信号）SR（信号输入）Si（置©）QSo（置T）QiQ20374LS1942、转换模块该部分我们有如下两种方案:方案一:写出8421BCD码转换成串行余3码的真值表，通过卡诺图化简得出转换电路。真值表:8421码余三码QQQ1QoDCBA00000011000101000010010100110110010001110101100001101001011110101000101110011100卡诺图化简:将真值表中各值填入卡诺图QQ200QiQo00001101000110010101

3、11100010101001dddd10111100dd0111100111可得出化简后函数为：D二Q1Q2+QQ2+0.3C=Q2'Qi+CL2Qo+QiQoQ2B=QiQo+Q1Q0A=QjQo+Q1Q0通过各个函数表达式可用逻辑门电路搭建转换电路。方案二8421BCD码到余三码转换只需要将8421BCD码加0011即可，这样我们可以直接利用加法器进行转换。DCBACO74LS283ClQQ2QiQo0011方案一中所用的门电路较多，设计复杂，且各端输出延迟也不等，所以我们采用方案二。3、输岀部分输出段我们采用74LS163构成一个模四的计

4、数器，采用多路复用器对四个数据QmQzQiQ选择输出，从而得到串行输出的余三码。四、电路设计考虑到电路的稳定性，我们在输出部分和输入部分之间加上一74LS175（D触发器）来接受移位位寄存器数拯，我们设计的电路原理图如下：其中时钟信号clk4是elk的四分频。MW^plusJFe，気SyrrbolAvOptiorsWineOtsQS丄

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