基于某FPGA地洗衣机控制器

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1、实用文档编号：1《FPGA》设计报告题目：学院：专业：班级：姓名：学号：文案大全实用文档目录一、洗衣机控制器主要内容2l.任务要求和内容22．洗衣机控制器的使用步骤：2二、设计原理简介2三、正文31洗衣机控制器的整体框图及原理：32洗衣机控制电路各个模块51）洗衣机控制电路（秒数加一）时序控制中心模块52）时钟分频模块的设计5由于使用的FPGA的输入时钟是20Mhz，定时模块的自加频率是1hz，因此需要进行分频得到1hz的时钟频率输入给定时模块。53）定时器设定64）直流电机模块85）数码管显示译码模块

2、的设计8四、电路调试91.引脚分配图10五、结束语和心得体会11六、参考文献12文案大全实用文档一、洗衣机控制器主要内容l.任务要求和内容设计制作一个洗衣机的正反转及暂停定时控制线路。1）控制洗衣机的电机作如下运转定时开始――正转20S――暂停10S――反转20S――暂停10S――定时到停止定时未到2.定时到报警。3用直流电机模拟洗衣机。2．洗衣机控制器的使用步骤：(1)电路上电后，在Start拨码开关未闭合前设定工作时间（分钟数）设置总的工作时间，确定洗衣机控制器工作允许时间。(2)设定好允许工作时间

3、后，闭合Start开关，洗衣机控制器开始工作。(3)可以看见指示正转LED灯亮20s，停转LED灯亮10S，反转LED灯亮200s，停转LED亮10s，如此反复直至工作允许时间为0，蜂鸣器发出警报。文案大全实用文档二、设计原理简介洗衣机控制器的设计主要是时序控制和定时器的设计，由一片FPGA和外围电路构成电器控制部分。FPGA接收键盘的控制命令，控制洗衣机的正转、反转、停机和定时时间为0报警的工作状态、控制并显示工作状态以及显示定时时间。对FPGA芯片的编程采用模块化的VerilogHDL(硬件描述语言

4、)进行设计，设计由分频模块，定时时间自减模块，时序中心控制模块，直流电机模块，数码管显示模块组成，顶层实现整个芯片的功能。顶层使用原理图实现，底层由VerilogHDL语句实现。FPGA的输入时钟为20Mhz，因此使用了分频模块输出1hz的方波给定时器设定秒数每1s自加1的信号，控制灯的秒加法计数模块输出一个脉冲给减法定时器模块使之每分钟减1，随之将分钟通过译码模块定时器的值可以在数码管上显示，同时定时器的值输入到时序控制模块由此可以控制洗衣机的正转、反转、停机和报警工作方式。三、正文1洗衣机控制器的整

5、体框图及原理：基于fpga的洗衣机控制器电路主要由五大模块组成，分别为时钟分频模块，定时器设定和自减模块，时序中心（秒数加法计数）控制模块，数码管显示译码模块。具体电路如图1所示：文案大全实用文档图1由于输入时钟为20Mhz，因此使用了分频模块输出1hz的方波（中间上方模块）给定时器设定和秒数加1提供每1s自加1的信号，定时器模块输出的自减值输入给数码管显示译码模块（右下方模块）和时序控制模块（右上模块），通过译码模块定时器的值可以在数码管上显示，同时秒数加法计数的脉冲输入到定时器分钟减1模块由此可以控

6、制洗衣机的正转、反转、停机和报警工作方式。文案大全实用文档2洗衣机控制电路各个模块1）洗衣机控制电路（秒数加一）时序控制中心模块2）时钟分频模块的设计由于使用的FPGA的输入时钟是20Mhz，定时模块的自加频率是1hz，因此需要进行分频得到1hz的时钟频率输入给定时模块。文案大全实用文档3）定时器设定定时器设定和自减模块可以设定定时器的工作时间，通过输入的1hz的信号使定时器的值每分自减1，直至为0.文案大全实用文档文案大全实用文档4）直流电机模块5）数码管显示译码模块的设计数码管显示译码模块主要功能是

7、把定时器送来的值译码并通过数码管显示出来。fpga的VerilogHDL硬件语言是并行的这有别于软件的描述语言扫描方式。文案大全实用文档四、电路调试文案大全实用文档1.引脚分配图1．定时器自减值与洗衣机控制器的正转、反转，停机，报警在RTL仿真的时候是同步的，但是下载到硬件上运行的时候出错，不能同步。解决方法：反复的研究VerilogHDL程序后发现，开始是使用分频器输出的1hz的时钟输入给时序中心控制器模块，而定时器模块的时钟是20Mhz的，两个模块的时钟不能同步，因此就存在一定的延时不同步导致错误。

8、然后我把时序中心控制模块的时钟也改为20Mhz，让两个模块的时钟同步，定时器自减输出的值输入到时序中心控制模块作为时序控制的信号，问题顺利解决。2．程序在运行的时有时候数码管会显示定时器的起始值，洗衣机控制器又重新从头开始运行。解决方法：研究硬件电路的设计发现，启动工作控制开关，默认设置为了低电平是不启动的，高电平启动并保持才能使洗衣机控制器正常工作，而在启动后工作中，电平出现不稳的状态，电平并不能很好的起到拉高的作用，因此怀疑是上拉能力不