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1、_____学院专业班、学号姓名协作者______________教师评定_________________实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________1、熟悉EDA工具的使用；仿真基本门电路。2、仿真组合逻辑电路。3、仿真时序逻辑电路。4、基本门电路、组合电路和时序电路的程序烧录及验证。5、数字逻辑综合设计仿真及验证。41实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74
2、HC32、74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单//74HC00代码-与
3、非//74HC00.vmoduleHC00(A,B,Y);input[3:0]A,B;output[3:0]Y;assignY=~(A&B);endmodule//74HC00测试平台代码//test_00.v41`timescale1ns/1nsmoduletest_00;reg[3:0]a,b;wire[3:0]y;HC00u(a,b,y);initialbegina=4'b0000;b=4'b0001;#10b=b<<1;//0010#10b=b<<1;//0100#10b=b<<1;//1000a=4'b1111;b=4'b0001;#10b=b<<1;#10b=b<<1
4、;#10b=b<<1;endendmodule//74HC02代码-或非//74HC02.vmoduleHC02(A,B,Y);input[3:0]A,B;output[3:0]Y;assignY=~(A
5、B);endmodule//74HC02测试平台代码//test_02.v`timescale1ns/1nsmoduletest_02;reg[3:0]a,b,c;wire[3:0]y;HC02u(a,b,y);initialbegina=4'b1111;c=4'b0001;b=~c;c=c<<1;#10b=~c;c=c<<1;#10b=~c;c=c<<1;#10b=~c;a=
6、4'b0000;c=4'b0001;b=~c;c=c<<1;#10b=~c;c=c<<1;41#10b=~c;c=c<<1;#10b=~c;endendmodule//74HC04代码-非//74HC04.vmoduleHC04(A,Y);input[3:0]A;output[3:0]Y;assignY=~A;endmodule//74HC04测试平台代码//test_04.v`timescale1ns/1nsmoduletest_04;reg[3:0]a;wire[3:0]y;HC04u(a,y);initialbegina=4'b0001;#10a=a<<1;#10a=a<<
7、1;#10a=a<<1;endendmodule//74HC08代码-与//74HC08.vmoduleHC08(A,B,Y);input[3:0]A,B;output[3:0]Y;assignY=A&B;endmodule//74HC08测试平台代码//test_08.v`timescale1ns/1nsmoduletest_08;reg[3:0]a,b;wire[3:0]y;41HC00u(a,b,y);initialbegina=4'b0000;b=4'b0001;#10b=b<<1;#10b=b<<1;#10b=b<<1;a=4'b1111;b=4'b0001;#10b=
8、b<<1;#10b=b<<1;#10b=b<<1;endendmodule//74HC32代码-或//74HC32.vmoduleHC32(A,B,Y);input[3:0]A,B;output[3:0]Y;assignY=A
9、B;endmodule//74HC32测试平台代码//test_32.v`timescale1ns/1nsmoduletest_32;reg[3:0]a,b,c;wire[3:0]y;HC02u(a,b,y);initialbegina=4'b1111;c
