高输出频率GPS接收机FPGA优化设计

《高输出频率GPS接收机FPGA优化设计》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、原创性声明声明：本论文《高输出频率GPS接收机FPGA优化设计》是作者在导师的指导下进行的研究工作及取得的研究成果。除文中已经注明引用的内容外，不包含其他人已经发表或撰写过的研究成果高输出频率GPS接收机FPGA优化设计11李英飞，丁继成，赵琳(哈尔滨工程大学自动化学院，黑龙江哈尔滨150001)(1.指导老师)摘要：为使DSP芯片有充裕的资源和时间用于复杂的导航计算，输出高频率的解算结果，论文通过资源优化，只采用FPGA逻辑电路实现了GPS信号的捕获、跟踪、帧同步、卫星自动搜索、伪距信息生成等基带处

2、理功能，并整理了电文、历书、伪距信息、多普勒频移的格式，方便传输。实验表明，论文提出的实现方案可行有效，定位频率可达100Hz。关键字：相干积分；滤波器调整；帧同步；伪距生成中文分类号：TN965.5文献标识码：BOptimizationofFPGA-basedHigh-outputFrequencyGPSReceiverLIYingFei,DINGJiCheng,ZHAOLin(CollegeofAutomation,HarbinEngineeringUniversity,Harbin150001,

3、China)Abstract:InorderthattheDSPchipinFPGA+DSPsystemcouldcalculateuserpositioninrealtimeforGPSorintegrationnavigationsystemsandenhancethepositioningoutputcapability,areal-timeGPSmoduleofbasebandprocessinghasbeenimplementedonaFPGA,usingonlylogicalunits.T

4、hemoduleimplementssignalacquisition,track,framesynchronization,satellitesautosearchandsoon.InadditiontomeetingthedemandsofthetransmissionsignaltoDSP,aauxiliarymoduleisdesignedfororganizingmassivemessagessuchasephemeris,pseudo-range,Doppler.Experimentalr

5、esultsshowthattheschemeisfeasibleandeffectiveandthepositioningoutputfrequencymorethan100Hz.keywords:coherentintegration;filteradjustment;framesynchronization;pseudogeneration1引言随着软件接收机发展日趋成熟，FPGA+DSP体系占据了主导地位。FPGA+DSP系统在缓解多径、消除干扰、弱信号检测方面比在PC机Windows上C语[

6、1]言编写的软件接收机具有更强的计算能力。在这种体系中，FPGA中主要实现C/A码产生、载波生成及相关运算，而鉴频鉴相、环路滤波、同步、导航解算则[2]全部在DSP中实现。软件接收机以其参数灵活性，验证了很多算法，伴随算-1-[3]法的日益复杂和人们对接收机要求的不断提高，组合导航开始倍受青睐。系统的复杂性对处理器的速度提出更高的要求，而当前FPGA+DSP系统只为用户提供了GPS功能，为了能够实现高处理能力，则需要对当前系统的功能分配进行重新划分。ASICFPGA处理能力FPGA+DSPμPROCE

7、SSOR灵活性图1典型GNSS接收机解决方案中处理能力与灵活性的比较[4]图1比较了GNSS接收机不同解决方案的处理能力与灵活性，可以看出当前FPGA+DSP系统的灵活性仅次于全微处理器接收机。为了增强FPGA+DSP系统的处理能力，图中指出把更多任务交给FPGA处理可以减少纯微处理器DSP的负担。使用FPGA完成基带处理的优势如下：(1)保留了软件接收机参数的灵活性；增加了定位结果的输出率；节省的[3]DSP资源，可以用于更复杂的算法研究，如模糊神经系统、卡尔曼滤波等。(2)和DSP不同，由于FPG

8、A的并行性，只要完成了单通道设计，不用考虑时间上的约束就可以扩展成多通道。因此在FPGA硬件资源允许下，通道个数可以任意扩展。[5](3)FPGA的特性更容易实现数据同步，实现不同程度的组合导航。满足理论验证性、也具有实际应用性。表1FPGA与FPGA+DSP基带处理能力的比较应用方向FPGAFPGA+DSP同性能下设计难度高者通道数量取决于内部硬件资源取决于DSP最高时钟FPGA+DSP功能性释放DSP，用于复杂算法DSP串行处理难扩展算法FPGA+D