HDLC协议的FPGA实现方法

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1、第4I卷第3期航十汁算挂m^㈣⋯⋯m】ct”p“I⋯EIdh”⋯。VoJ41No3HDLC协议的FPGA实现方法刘文学，郭玉忠，姜琳琳中国航空计茸技求研究所，腱Ⅲ口安7】0068摘i基f机#＆^&g境∞^T靠Ⅱ*女#女T一#＆¨1，^十女mHDLc*议音々j*#h证日7H叭￡*“￡M十接#∞女现n8}4*T##验t自÷m^smoHm#T*#有目靠№高、#现∞单m盛i镕Ⅱ奸∞n^．#＆表日#有＆好∞＆m*}，*键目HD【c*n．FP(，A：cR(#§中目#类BTn35女m标识码A女章％号167l654x(20l¨03∞"眦ImⅡlemenb60nofaHDLCPm

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5、芯片．但是在机载嵌人式环境下．对环境要求非常苛刻，商业级芯片往往：i

6、_=能满足要求。川时嵌入式系统要求具有定的灵活悱而目前的FPGA器件具有较高的环境适应性，冈此采用FPcA实现HDLc梆议．既可满足环境要求，叉能根据需要对HDLc接口进行配置，足种比较理想的实现方法。lHDLC原理HDLc足嘣向位的链路控制规程，采用帧结构传输数据，HDIJc的帻结构如图I所示jHDI．c坼议中每个帧的帧头、帧尾均有一标志码(FL^c)01111110，即“7E”，坩作帧的起始，终止指示厦帧的同步，标志码不允许在帧的内部出现，以免引起歧义。为保证标志码的唯性似k兼顾帧内数据的

7、透明性，采用“0Kt捕人湛”米解决在发送端监视陈帧头、帧尾外的所有宁段，与发现钉连续5个“1”出现时，便在其后添加一个“0”．然耵继续发送后继的比特流。在接恍端，则监测除帧头以外的所有字段当连续发现5个“1”出现后．若其后出现一个‘0”则自动删除它，以恢复原来的比特流。地址宁段J』{丁标阻接收站的地址。控制字段寅现r¨【)】￡的许多重要功能，根据其最前而哺个位的取值，可将HD∽帧划分为信息帧、监督帧和无编号帧信息帧为侍彳。输的数据。帧校验采用cRc算法．对地址、控制和f：息中段进行校验．捕^的“0”不在校骑范阳目IHⅢ(∞帧镕目i意目镕”日■：20ll*M☆m(

8、101{)】∞l“H，Ⅲ№ⅣS≈№^lH¨，n十mKmiⅢ*K^自～№^d$Mm‘f·94·航空计算技术第4l卷第3期2HDLC协议的FPGA实现随着FPGA功能的日益强大，越来越多的应用将各种功能做成IP核，集成在FPGA中实现。HDLC协议也可以通过VHDL”1语言编程，然后下载到FPGA¨J中来实现。FPGA器件采用硬件处理技术，可以多次编程，能够兼顾速度和灵活性，并且可随时扩展。2．1HDLC协议总体结构根据对HDLC的协议分析，将HDLC的功能进一步细化，采用不同的子功能模块完成HDLc协议实现。图2是HDLC协议的总体结构框图，HDLC功能主要包括发

9、送和接收两大部分。在外部统一的时钟同步下，发送时首先将要发送的数据帧存人发送FIF0进行缓冲，缓冲后的并行数据经过并串转换变成串行数据，然后对该串行数据帧加入CRC校验H1和“插0”操作，最后在串行数据帧的开始和结尾加入标志位通过发送接口输出。接收的过程和发送则相反，接收端口通过判断标志码“7E”是否有数据需要接收，但有数据接收时，首先进行去标志位、“去o”操作，进行传并转换后送到接收FIFO进行缓冲，同时对接收数据进行CRC校验并将校验结果送出。并行数据总线接口主要实现并行数据读写FIFO的操作，可根据不同的需要进行配置以适应不同的总线接口。2．2HDLC的顶

10、层设计本设计采用自顶向下