状态机设计仿真

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1、状态机设计仿真一、实验例题设计一个序列检测器电路，检测出串行输入数据data中的二进制序列110，当检测到该序列时，电路输出；没有检测到该序列时，电路输出0，电路的状态图如1所示：图1电路状态转换图二、实验原理分析由电路的状态图分析，可列出对应的状态转换表，如图2所示：图2状态转换表从状态转化表分析可得与对应的相同，将图1，图2简化可得：改进的状态转换图改进的状态转换表三、实验任务：依据图1状态图2表，存在时，用VerilogHDL设计的参考程序如下：modulepulse_check(data,clk,rst,out);inputdata,clk,rst;outputout;re

2、gout;reg[1:0]CST,NST;parameter[1:0]s0=0,s1=1,s2=2,s3=3;always@(posedgeclkornegedgerst)if(!rst)CST<=s0;//复位有效，进入下一个状态elseCST<=NST;always@(CSTordata)begincase(CST)s0:if(data==1'b1)NST<=s1;elseNST<=s0;s1:if(data==1'b1)NST<=s2;elseNST<=s0;s2:if(data==1'b0)NST<=s3;elseNST<=s2;s3:if(data==1'b0)NST<=

3、s0;elseNST<=s1;default:NST<=s0;endcaseendalways@(CSTordata)case(CST)s0:out=1'b0;s1:out=1'b0;s2:if(data==1'b0)out=1'b1;elseout=1'b0;s3:out=1'b0;endcaseendmodulerst复位信号（低电平有效），clk状态时钟。四：仿真图形五、实验总结（1）总结①在时钟上升沿到来时，且保证复位信号rst为1，输入数据110011011110可从图中波形看出，检测到二进制序列110时，电路输出；没有检测到该序列时，电路输出0。②通过仿真将序列检测器进

4、行了验证，保证结论的准确性，加深对状态机知识的理解。（2）存在问题。①学习FPGA时，只是利用了课堂时间，课下所花时间较少，没有及时将理论与实践结合起来，今后注重对quartusII的应用，在实际中能够解决问题。②编写代码时要注意用规范的语言，避免出现严重警告现象。恰当数值的选择，使波形较为直观，便于分析。