第7章Nios II常

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1、第7章NiosII常用外设编程本章介绍了NiosII处理器常用外围设备(Peripherals)内核的特点、配置以及软件编程，供大家在使用这些外设定制NiosII系统时查阅。这些外设都是以IP核的形式提供给用户的,用户可以根据实际需要把这些IP核集成到NiosII系统中去。主要介绍：硬件结构；内核的特性核接口；SOPCBuilder中各内核的配置选项；软件编程。主要内容7.1并行输入/输出内核并行输入/输出内核(PIO内核①)提供Avalon从控制器端口和通用I/O口②间的存储器映射接口。PIO内核提供简单的I

2、/O访问用户逻辑或外部设备，例如：控制LED读取开关量控制显示设备配置并且与片外设备通信说明：SOPCBuilder中提供了PIO内核，可以很容易将PIO内核集成到SOPCBuilder生成的系统中。通用I/O端口既连接到片内逻辑又连接到外部设备的FPGAI/O管脚。7.1并行输入/输出内核PIO内核简介最多32个I/O端口CPU内核PIO内核寄存器NiosII系统PIO内核Pio[31]Pio[30]Pio[29]Pio[3]Pio[2]Pio[1]Pio[0]Pio[7]Pio[6]Pio[5]Pio[4]

3、Pio[3]Pio[2]Pio[1]Pio[0]PIO内核端口数可设置每个Avalon接口的PIO内核可提供32个I/O端口且端口数可设置，用户可以添加一个或多个PIO内核。CPU通过I/O寄存器控制I/O端口的行为。I/O口可以配置为输入、输出和三态，还可以用来检测电平事件和边沿事件。CPU通过寄存器控制I/O端口行为PIO内核结构框图7.1并行输入/输出内核PIO内核寄存器描述偏移量寄存器名称R/W(n-1)…2100数据寄存器读访问R读入输入引脚上的逻辑电平值写访问W向PIO输出口写入新值1方向寄存器①R

4、/W控制每个I/O口的输入输出方向。0：输入；1：输出。2中断屏蔽寄存器①R/W使能或禁止每个输入端口的IRQ。1：中断使能；0：禁止中断。3边沿捕获寄存器①②R/W当边沿事件发生时对应位置1。注：①该寄存器是否存在取决于硬件的配置。如果该寄存器不存在，那么读寄存器将返回未定义的值，写寄存器无效。②写任意值到边沿捕获寄存器将清除所有位为0。“①该寄存器是否存在取决于硬件的配置。如果该寄存器不存在，那么读寄存器将返回未定义的值，写寄存器无效。”CPU读/写PIO接口的映射寄存器控制PIO的各个端口四个寄存器:da

5、ta、direction、interruptmask和edgecapture7.1并行输入/输出内核双击－PIO内核配置选项7.1并行输入/输出内核－PIO内核配置选项BasicSettings选项卡I/O口宽度：可设置为1～32的任何整数值。Direction中文描述Bidirectional(tri-state)ports双向(三态)端口Inputportsonly仅为输入端口Outputportsonly仅为输出端口Bothinputandoutputports输入和输出端口7.1并行输入/输出内核－PI

6、O内核配置选项BasicSettings选项卡Direction中文描述Bidirectional(tri-state)ports双向(三态)端口Inputportsonly仅为输入端口Outputportsonly仅为输出端口Bothinputandoutputports输入和输出端口7.1并行输入/输出内核－PIO内核配置选项InputOptions选项卡边沿捕获寄存器中断寄存器RisingEdge：上升沿FallingEdge：下降沿EitherEdge：上升或下降沿Level：输入为高电平且中断使能，则

7、PIO内核产生一个IRQ。Edge：边沿捕获寄存器相应位为1且中断使能，则PIO内核产生一个IRQ。说明：当指定类型的边沿在输入端口出现时，边沿捕获寄存器对应位置1。说明：中断只有高电平中断，如果希望低电平时中断，则需在该I/O输入引脚前加一个“非”门。7.1并行输入/输出内核－PIO内核配置选项Simulation选项卡当需要对外进行仿真时，要设置simulation选项卡。7.1并行输入/输出内核软件编程PIO内核提供了对硬件进行寄存器级访问的文件。Altera_avalon_pio_regs.h该文件定义

8、了内核的寄存器映射并提供硬件设备访问宏定义。可通过阅读上述文件以熟悉PIO设备的软件访问方法，但不应该修改文件。3.软件编程PIO内核不是HAL支持的通用设备模型，不能通过HALAPI或ANSIC标准库来访问Altera提供了PIO的寄存器头文件altera_avalon_pio_regs.h。文件定义其寄存器映射，提供了对底层硬件的符号化访问方法。PIO内核的设备信息在system.