基于FPGA的数字频率计设计【毕业论文】

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1、毕业设计（20__届）基于FPGA的数字频率计设计摘要数字频率计在信号发生器以及振荡器，各种倍频和分频电路的输出信号中，科学研究、卫星发射、导弹跟踪、潜艇定位等微电子技术中等方面有着广泛的应用。本文应用FPGA实现技术来设计一个数字频率计，指标要求为：制作一个8位数字频率计，主控部分应用FPGA实现。附加必要的外围设备拓展（如结果显示、必要调整等）；被测频率范围00000000-99999999Hz。结合设计要求并参阅相关资料后，把电路分为两大模块分别是FPGA模块与显示模块，并在此基础上划分信号源、分频、门控、计数、锁存、显示等几个功能模块，信号源的

2、作用是把EDA-1的标准时钟50MHz分频为1MHz；而分频模块是用来得到闸门信号所需的1Hz信号和待测信号；门控模块的作用是来控制计数器、锁存器的工作状态，计数器记录被测信号的脉冲个数后由锁存器保存，而锁存器的作用是保存数据，防止显示时的抖动，最后，所有数据经过显示模块译码后由8个LED显示输出。以上所有模块通过硬件描述语言(VHDL)编程，极大的减少了硬件资源的占用。时序仿真通过并下载到EDA-1板子里调试通过。从最终的仿真结果可以看出，该数字频率计具有性能优异，所用的设计语言灵活，硬件使用简单并且速度快等优点。关键词：数字频率计；FPGA；频率测

3、量AbstractDigitalfrequencyplayaimportantroleinthesignalgeneratorandoscillators、varioustimesfrequencyandoutputofthepointsfrequencycircuitsandscientificandsatellitelaunchandmissiletrackingandsubmarinepositioningmicroelectronicstechnologymediumandsoon.ThispassagedesignadigitalFreque

4、ncyMeterbasedonFPGA.TherequirementisdesignaneightcountersdigitalFrequencyMeterwithFPGArealizingtheheartpartandadditionalnecessaryperipheralsexpandsuchasdisplaytheresults.withnecessaryadjustmentetc.Thetestedfrequencyfrom00000000to99999999Hz.Aftercombiningthedesignrequirementsandr

5、eadtherelatedinformationcandividedthecircuitintotwomodules:FPGAanddisplay.Andonthisbasiscandicided:signalsource,pointsfrequency,gate,count,latch,anddisplayandsoonfunctionmodules.ThesignalsourcetaketheEDA-1standardclock50MHzinto1MHz.andPointsfrequencymoduleisusedtogettherequired1

6、Hzgatesignalandthebeingtestedsignal;thedoormoduleistocontrolthecounterandlatchesworkingcondition.Andthelatchusedtobestoredthedata,Preventshowsdithering.Finally,theresultdisplayedbyeightled.AllofthemodulestroughVHDLprogramming,itgreatlyreducingthehardwareresourcesoftheoccupier.Ti

7、mingsimulationanddebuggingonEDA-1areallcomplete.Throughsimulation,theperformanceoffrequencymeterisdemonstrated.thesoftwaredesignlanguageisflexible,thehardwareissimperandthespeedisfaster.KeyWords:Digitalfrequencymeter;FPGA;Frequencymeasurement目录1前言12总体设计方案的确定22.1参考单片机设计方案22.2频率的测

8、量32.3频率计方案的确定53数字频率计的设计与仿真73.1系统的整体设计73.2信号源模块设