数字电路与逻辑设计第三章

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1、第3章常用组合逻辑模块及其应用本章提要本章主要介绍中规模常用组合逻辑模块及其应用。包括加法器及其应用、编码器及其应用、译码器及其应用、数据比较器及其应用、数据选择器及其应用和数据分配器及其应用及其检测电路。并介绍用中规模集成电路构成的组合电路的设计。本章难点l编码器、译码器及其应用。用中规模集成电路构成的组合电路的设计第二章中组合逻辑电路的设计是基于逻辑门电路的设计对于一些常用的组合逻辑电路，事实上并不需要我们用逻辑门来设计，因为它们有现成的模块。本章的主要内容就是介绍各种常用的（MSI）组合逻辑模块的功能

2、、原理及应用方法等SSI、MSI、LSI、VLSI第3章常用组合逻辑模块及其应用3.1加法器加法器是一种最基本的算术运算电路，其功能是实现两个二进制数的加法运算3.1.1半加器和全加器原理1．半加器两个一位二进制数相加称为半加。实现半加的逻辑电路称为半加器。输入输出ABSC0000011010101101加数被加数本位和数进位数国标符号常用符号半加器真值表2．全加器本位的两个二进制数及来自低位的进位数三者相加称为全加。实现全加的逻辑电路称为全加器输入输出被加数加数低位来的进位和数向高位的进位AiBiCi-1

3、SiCi0000000110010100110110010101011100111111全加器逻辑功能国际符号常用符号全加器真值表3.1.2加法器典型模块及其应用实现多位二进制加法运算的电路称为加法器加法器串行加法器并行加法器串行进位并行加法器超前进位并行加法器采用串行运算方式，是从二进制数的最低位开始逐位相加至最高位，最后得出和数。串行加法器在低位完成加法运算确定了进位信号之后，高位才能进行加运算。其内部只有一个全加器，每次只送入一位进行加法运算，完成n位数加法运算需要n+1个时钟周期。速度慢并行运算方式

4、，每一位用一个全加器，各位数同时相加，各位的和并行输出这种并行加法器的两个相加数的各位同时送到相应全加器的输入端，进位数是串行传送的。典型模块T1283。速度较快超前进位就是每一位全加器的进位直接由并行输入的被加数、加数及外部输入进位C0同时决定，不必逐级等待低位送来的进位信号。典型模块CC4008。速度快用全加器构成多位加法器T1283功能图被加数加数和数低位来的进位向高位的进位例设A=A3A2A1A0及N=N3N2N1N0都是4位二进制正整数，且A>N。试用T1283及最少的门电路构成4位减法电路。已知

5、被减数A3A2A1A0大于减数N3N2N1N0。在二进制减法运算中，一般采用将减数求补，再与被减数相加的方法求差D3D2D1D0。4位二进制数N3N2N1N0的补码为被加数减数差不用例：P=1101，Q=1010，C0=1。求P+Q10110101100011加法器的级联利用两片级联组成八位并行加法器被加数加数低位来进位向高位进位和数低位片高位片例：A=10101010，B=01100111。求A+B01010101111001101000100011第3章常用组合逻辑模块及其应用3.2数据比较器比较两数的

6、大小，或检查两数是否相等3.2.1数据比较器工作原理数据比较器两个四位二进制数比较比较结果先从高位比较起：A=A3A2A1A0B=B3B2B1B0A>BA=BAB3，不论低位数大小如何，有A>B，A3B2，则A>B，A3=B3，A2B1，则A>B，A3=B3，A2=B2，A1B0，则A>B；A3=B3，A2=B2，A1=B1，A0

7、

8、逻辑符号两比较数之一两比较数之一控制输入端比较结果输出引脚图主要是便于扩展字长（即扩展位数）而设置的。当在本单元中比较的4位数码不相等时，就可以直接确定两数的大小，控制信号可以为任意值；当本单元中比较的4位数码完全相等时，控制信号将起作用，并将控制信号传到输出端，其逻辑功能相当于在四位二进制数比较器中扩充了一个更低的数值比较位。因此控制输入可用作多片集成单元级联用，正确而灵活地选择控制输入端的连接方式，可以用几片