专业设计初稿

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1、NameValue21.531^*0inclkHl勖[+joutaH7帚9[+joutbH设计一个8分频电路libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfpisport(inclk:instd_logic;output:outstcl」ogic);endfp;architecturearch^fpoffpissignalfp:std」ogic_vector(2downto0);signalf:std_logic;beginprocess(inclk)beginif

2、(inclk!eventandinclk=T)theniffp=7thenfp<=,,000,';f<=notf;elsefp<=fp+1;endif;endif;——调用库实体说明-端口说明……构造休说明信号定义・■■…进程语句描述——将时钟分频至1HzNameValue21.53Ips80.0ns160.0ns240.0ns320.0ns400.0ns480.0ns560.0ns21.525nsD^0inclkHi刖nnnmmwinmwiwmmuwwmwuwinjuwi参1FHout包H7厂TE：：：：30：!：!：!6D!：：X：：：79：：!;^!：参9[±lo

3、utbH厂1：X：：：：：：X•••：：：L：t：：：8：：：：X••endprocess;output<=f;endarch_fp;Name杪iinclk・・・utValueat100.0nsH0H1)PE2O・9“40.9“6O・9ns80.Q“100•卩“120•卩“140•卩ns100.0nsJ段码转换模块libraryieee;useieee.std_logic_l164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityledsisport(mb:instd」ogic_v

4、cctor(3downto0);outa:outstd_logic_vector(6downto0));endledsarchitecturesegofymqisbeginwithmbselectouta<=,,1111110Hwhen“0000”，"0110000°when”0001”,"llOllOl"when”0010”,”1111001”when“0011”，"Oil0011"when”0100”，H1011011°when”0101”，^^1011111^^when“0110”，”111()00()“when”0111”，Til1111“when”1000”，

5、”1111011”when“1001”，"OOOOOOO"whenothers;endseg;)PS10-9-2O-9-3O-9ns4O-9ns5O-9ns60.9nsE0ns8O-9nsr~7E!ffl'T6D332XX―st專—5T!70

6、.all;entityalisport(finstdjogic;outb:outstd_logic_vector(3downto()));endal;architectureailh_alofalis结构体定义signalma:std」ogic_vector(1downto0);signalmb:std_logic_vector(3downto0);扫描输出模块beginprocess(f)beginif(feventandf二T)thenma<=ma+1;mbv二mb+1;endif;endprocess;withmaselectoutb<="0001Hwhen”00

7、”，M0010Hwhen”01",M0l00HwhenTO'；1000whenothers;endarth_al;Nameinclkout包Value21.53HIH73ps80.0ns160.0ns240.0ns320.0ns400.0ns480.0ns560.0ns640.0nsiiiiiiii21?525nsmi^iuuiimiinnuiiiinmiinmiinmiinnuuininiiiuinmuiinnuunnniminiii…3]...2]...1]...0]HHIHiHI3Ps8O-9ns16°卩ns240.卩ns320.0