【数字钟】课程设计VHDL语言

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1、一、设计要求1.具有时，分，秒，计数显示功能，以24小时循坏计时。2.具有清零，调节小时、分钟功能。3.具有整点报时功能。二、实验目的1.掌握多位计数器相连的设计方法。2.掌握十进制，六进制，二十四进制计数器的设计方法。3.继续巩固多位共阴级扫描显示数码管的驱动，及编码。4.掌握扬声器的驱动。5.掌握EPLD技术的层次化设计方法。三、实验原理1•时钟计数:秒——60进制BCD码计数；分——60进制BCDD码计数；吋——24进制BCDD码计数；整个让数器有清零，调分，调吋功能，在接近整数吋间能提供报吋信号。2.具有驱动8

2、位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出，编码和扫描部分可参照前血实验。3.扬声器在整点时冇报时菠动信号产生。四、实验内容及步骤1.根据电路持点，可在教帅指导下用层次设计概念，将此设计任务分成若干模块，规定每一模块的功能和各模块Z间的接口，让儿个学生分做和调试其中z—,然后再将各模块合起来联试，以培养学生Z间的合作精神，同时加深层次化设计概念。2.了解软件的元件管理深层含义，以及模块元件Z间的连接概念。了解如何融合不同H录下的统一设计。模块说明：各种进制的计数及时钟控制模块（10进制、6进制、24进制）

3、；扫描分时显示，译码模块;扬声器编码模块；各模块都是由VHDL语言编'弓o图26-1数字钟各模块连接示意图五、实验程序和电路图（component是对要用的已经牛•成好的原件模块屮明，portmap是原件的输入输出端口映射，相当于各个元件之间的端口连线。）【主程序】LIBRARYieee;useieee.std」ogic_l164.all;useieee.std」ogic_unsigned.all;useiccc.std_logic_arith.all;LIBRARYwork;ENTITYclock_tpISPORTc

4、lkdsp:INSTD_LOGIC;-系统时钟reset:INSTD_LOGIC;-系统复位elk:INSTD_LOGIC;-时钟频率f:OUTSTD_LOGIC;-数码管fg:OUTSTD_LOGIC;-数码管gc:OUTSTD_LOGIC;-数码管cd:OUTSTD_LOGIC;-数码管de:OUTSTD_LOGIC;-数码管eb:OUTSTD_LOGIC;-数码管ba:OUTSTD_LOGIC;-数码管aspeaker:OUTSTD.LOGIC;-蜂鸣器dp:OUTSTD_LOGIC;一一数码管dpM:OUTST

5、D_LOGIC_VECTOR(3DOWNTO0);―模式选择位selout:OUTSTD_LOGIC_VECTOR(7DOWNTO0)一数码管选择)；ENDclock_tp;ARCHITECTUREbdfjypeOFclock_tpIS■■分计数模块COMPONENTminutePORT(clk:INSTD_LOGIC;reset:INSTD_LOGIC;enhour:OUTSTD_LOGIC;daout:OUTSTD_LOGIC_VECTOR(6DOWNTO0))；ENDCOMPONENT;-数码管译码显示功能模块C

6、OMPONENTdeledPORT(num:INSTD_LOGIC_VECTOR(3DOWNTO0);led:OUTSTD_LOGIC_VECTOR(6DOWNTO0))；ENDCOMPONENT;■■秒计数模块COMPONENTsecondPORT(clk:INSTD_LOGIC;reset:INSTD_LOGIC;—setmin:INSTD_LOGIC;enmin:OUTSTD_LOGIC;daout:OUTSTD_LOGIC_VECTOR(6DOWNTO0))；ENDCOMPONENT;-时计数模块COMPONE

7、NThourPORT(clk:INSTD_LOGIC;reset:INSTD_LOGIC;daout:OUTSTD_LOGIC_VECTOR(5DOWNTO0))；ENDCOMPONENT;-报时功能模块COMPONENTalertPORT(clk:INSTD_LOGIC;dain:INSTD_LOGIC_VECTOR(6DOWNTO0);speak:OUTSTD_LOGIC)；ENDCOMPONENT;■■扫描模块COMPONENTseitimePORT(clkl:INSTD.LOGIC;reset:INSTD_LO

8、GIC;hour:INSTD_LOGIC_VECTOR(5DOWNTO0);min:INSTD_LOGIC_VECTOR(6DOWNTO0);sec:INSTD_LOGIC_VECTOR(6DOWNTO0);daout:OUTSTD_LOGIC_VECTOR(3DOWNTO0);sei:OUTSTD_LOGIC_VECTOR(2D