VHDL主要描述语句case语句

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1、第16讲VHDL的主要描述语句VHDL顺序语句VHDL并行语句本讲知识点：VHDL顺序描述语句·变量赋值语句（VariableEvaluate）·信号赋值语句（SignalEvaluate）·WAIT语句·IF语句VHDL顺序语句顺序语句是指完全按照程序中书写的顺序执行各语句。顺序描述语句只能出现在进程或子程序中，用来定义进程或子程序的算法。顺序语句可以用来进行算术运算、逻辑运算、信号和变量的赋值、子程序调用等，还可以进行条件控制和迭代。VHDL顺序语句主要包括：·变量赋值语句（VariableEvaluate）·信号赋值语句（SignalEvaluate）·WAIT语句·IF语句

2、·CASE语句·LOOP语句·NEXT语句·EXIT语句·RETURN语句·过程调用语句（ProcedureCall）·断言语句（Assert）·REPORT语句·NULL语句变量赋值语句变量赋值语句语法格式为：变量赋值目标:=赋值表达式例:PROCESS（s）VARIABLEcount：INTEGER:=0--变量说明BEGINcount:=s+1--变量赋值ENDPROCESS;对于数组赋值，可采用下列格式：VARIABLEx，y:STD_LOGIC_VECTOR(0TO3)；x:=“1011”；y(0TO1):=“01”；y(2TO3):=x(1TO2)；--整体赋值，数组“

3、1011”赋值x--部分赋值,“01”赋值y的部分位--位置关联赋值,x的部分位赋值y的部分位信号赋值具有延时性、全局性，赋值符用“<=”表示。信号赋值语句格式：目标信号名:=赋值源；该语句是将赋值源的当前值赋给目标信号。要求赋值号两边信号量的类型和长度应该一致。例如：Y<=‘1’；X<=Y；A<=BANDC；--字符赋值，信号Y被赋值为1--信号赋值，将信号Y的当前值赋给目标信号X--表达式赋值，将B和C的与逻辑赋给目标信号A对于数组赋值，可采用下列格式：SIGNALx，y:STD_LOGIC_VECTOR(0TO3)；x<=“1011”；y(0TO1)<=“01”；y(2TO3

4、)<=x(1TO2)；当在同一进程中，同一信号赋值目标有多个赋值源时，信号赋值目标获得的是最后一个赋值源的赋值，其前面相同的赋值目标不作任何变化--整体赋值，数组“1011”赋值x--部分赋值,“01”赋值y的部分位--位置关联赋值,x的部分位赋值y的部分位SIGNALA，B，C，D：STD_LOGIC：SIGNALS：STD_LOGIC_VECTOR(1TO4)VARIABLEE，F：STD_LOGIC；VARIABLEG：STD_LOGIC_VECTOR(1TO2)；VARIABLEH：STD_LOGIC_VECTOR(1TO4)；S<=(‘0’，‘1’，‘0’，‘0’)；(A

5、，B，C，D)<=S；--位置关联方式赋值位置关联赋值和名字关联赋值A<=‘0’；B<=‘1’；C<=‘0’；D<=‘0’；--名字关联方式赋值:(3=>E，4=>F，2=>G(1)，1=>G(2))：=H；G(2):=H(1)；G(1):=H(2)；E:=H(3)；F:=H(4)；WAIT语句等待（WAIT）语句在进程或过程中使用，用于程序的暂停和等待。当进程执行到等待语句时，就将被挂起并设置好再次执行的条件。WAIT语句可以设置4种不同的条件：无限等待、时间到、条件满足以及敏感信号量变化。（1）WAIT--无限等待语句这种形式的WAIT语句在关键字“WAIT”后面不带任何信息，

6、是无限等待的情况。（2）WAITON信号表--敏感信号等待语句这种形式的WAIT语句使进程暂停，直到敏感信号表中某个信号值发生变化。WAITON语句后面跟着的信号表，在敏感信号表中列出等待语句的敏感信号。当进程处于等待状态时，其中敏感信号发生任何变化都将结束挂起，再次启动进程。例[A]PROCESSBEGINy<=aANDb；WAITONa，b；ENDPROCESS；例[B]PROCESS（a，b）BEGINy<=aANDb；ENDPROCESS；在例[A]中执行所有语句后，进程将在WAIT语句处被挂起，直到a或b中任何一个信号发生变化，进程才重新开始。例[A]与例[B]是等价的。

7、需要注意的是，在使用WAITON语句的进程中，敏感信号量应写在进程中的WAITON语句后面；而在不使用WAITON语句的进程中，敏感信号量应在开头的关键词PROCESS后面的敏感信号表中列出。VHDL规定，已列出敏感信号表的进程不能使用任何形式的WAIT语句。（3）WAITUNTIL条件--条件等待语句这种形式的WAIT语句使进程暂停，直到预期的条件为真。WAITUNTIL后面跟的是布尔表达式，在布尔表达式中隐式地建立一个敏感信号量表，当表中任何一个信号量发生变化时，