计算机接口技术

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1、第2章IntelIA-32处理器结构与原理12.1Pentium处理器80x86系列微处理器兼容有64位数据总线、32位地址总线，寻址空间4GB。内部为RISC型超标量结构-两个5级整数指令流水线，一个8级浮点流水线。具有超级流水线技术的高性能浮点运算器。数据-代码分离式高速缓存，符合MESI协议。增强的错误检测和报告功能。利用片上分支目标缓冲器提高分支指令预测准确性。常用的指令不采用微程序设计，而改用硬件实现。支持64位外部数据总线突发传输方式通过APIC总线支持多处理器系统2.1.1Pentium处理

2、器的特性2分支目标缓冲器代码Cache8KBTLB指令指针预取缓冲存储器指令译码部件256位总线接口部件分页部件64位数据总线预取地址32位地址总线控制控制部件地址生成（U流水线）地址生成（V流水线）控制ROMALU（U流水线）ALU（V流水线）整数寄存器组桶形移位器数据Cache8KBTLB浮点部件控制寄存器组加法器除法器乘法器80位80位分支检测和目标地址64位数据总线32位地址总线32位32位32位32位32位32位①②③④⑤①=指令预取②=首次译码③=二次译码④=指令执行⑤=写回R2.1.2Pen

3、tium处理器的内部结构与工作原理3指令配对规则配对的指令必须是简单指令两条指令之间不可存在“写后读”或“写后写”这样的寄存器相关性一条指令不能同时既包含位移量又包含立即数带前缀（JCC指令的OF除外）的指令只能出现在U流水中浮点运算指令不能和任何指令配对（FCXH除外）下面两条指令是否可配对？MOVAX,200MOVCX,AXMOVAX,200MOVAX,412写后读写后写42.2P6微结构的处理器采用12级3流水超标量结构多路分支预测-预测分支未来的方向，为处理器预先译码分支之后的指令提供依据动态数

4、据流分析-处理器分析几条指令的数据相关性和资源可用性-以优化的执行顺序高效地乱序执行这些指令推测执行-在假设分支走向基础上，执行其中一路指令流双独立总线结构-后端总线连接到L2Cache上-前端总线FSB主要负责主存储器的信息传送操作PentiumII北桥内存FSB前端总线L2Cache后端总线52.3NetBurst微结构的处理器1.超级流水线技术衡量CPU的性能指标是CPU完成应用程序所需的总时间。其计算公式如下：CPU性能=CPU的主频×IPCIPC:每时钟执行的指令条数。要提高CPU性能，可采用提

5、高CPU主频和提高IPC。要提高主频→减少每个流水级的执行周期→减小每个流水级的任务量→将任务再分解→增加流水线深度Pentium4采用了20-32级流水线62.执行跟踪Cache（executiontraceCache）放弃L1指令Cache的设计，采用执行跟踪Cache，它在译码器的后面，按程序流顺序存放已经译码好的最多12,000条微指令，如遇到重复执行可不必再译码。IPC表现不佳，尤其是分支预测失败后恢复流水线的代价太大频率提高后，功耗随之上升，功耗过高，影响了主频的进一步提高。Power=Cdy

6、namic×电压×电压×频率其中Cdynamic是面积与处于活跃状态的数据位×翻转的触发器数量的乘积3.NetBurst微结构的缺陷：72.4.1Core微结构2.4Core微结构的处理器4个14级流水线兼容32位的64位设计82.4.2Core2处理器内部结构示意图92.4现代Intel微处理器常用技术2.4.1.SIMD技术–SSE,SSE2,SSE3Support16xbytes8xwords4xdwords2xqwords1xdqword2xdoublesMMX*SSESSE2SSE3*MMX实际

7、上使用的是x87浮点寄存器；SSE,SSE2,和SSE3使用了新的SSE寄存器4xfloats10使用SSE3for(i=0;i<=MAX;i++)c[i]=a[i]+b[i];128-bitRegistersA[0]B[0]C[0]++++A[1]B[1]C[1]notusednotusednotusednotusednotusednotusednotusednotusednotused128-bitRegistersA[3]A[2]B[3]B[2]C[3]C[2]++A[1]A[0]B[1]B[0]C

8、[1]C[0]++11为了提高指令流的执行效率，乱序执行核心监视很多条指令，然后在不损失数据完整性的前提下，采用能充分发挥多个处理部件并行工作的指令顺序来执行。这个指令顺序可能和原始程序的不一样。A=B+CP=A*2Q=D-E流水1流水2非乱序执行演示流水1流水2乱序执行演示R=F-7A=B+CP=A*2Q=D-ER=F-72.4.2乱序执行技术122.4.3超线程(Hyper-Threading,HT)技术允许物理上单个的处