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1、计算机测量与控制.2007.15(6)·798·ComputerMeasurement&Control设计与应用文章编号:1671-4598(2007)06-0798-03中图分类号:TP391.41文献标识码:A基于FPGA的实时图像中值滤波设计121朱捷,朱小娟,贺明(11防空兵指挥学院,河南郑州450052;21郑州铁路职业技术学院,河南郑州450052)摘要:在嵌入式图像处理系统中,图像处理的实时性问题一直是一个很难突破的设计瓶颈,特别是数据处理量大,实时性要求较为苛刻的场合,传统的MCU根本无法适应;利用现场可编程门阵列(FPGA)并行处理的优势,开发了一种适于硬件并行处理的图
2、像中值滤波算法,并用VHDL硬件开发语言在ALTERA的Stratix中现场可编程门阵列(FPGA)上实现,给出了整个硬件系统的构造方法;仿真结果说明该算法可以满足实时性要求,取得了良好的滤波效果,适用于图像采集与预处理系统中。关键词:现场可编程门阵列;中值滤波;实施图像处理;模块化设计DesignofReal-TimeImageMedianFilteringBasedonFPGA121ZhuJie,ZhuXiaojuan,HeMing(1.AirDefenseCommandCollege,Zhengzhou450052,China;2.ZhengzhouRailwayPolytechn
3、ic,Zhengzhou450052,China)Abstract:Real-timeimageprocessingisadifficultprobleminembeddedimageprocessingsystem.ThetraditionalMCUishadtoadaptthelargevolumedataprocessing.FPGA(ProgrammableLogicDevice)isaneffectivedrivertorealizereal-timeparallelprocessingofdata.Thisarticlemakesusethischaracteristicof
4、FPGAforsolutionofthemedianfilteringalgorithmandrealizingit,DescribethedetailedmethodofrealizinginFPGAthroughimprovethemedianfilteringalgorithm.Introducetheprojectrealizationthesystemstructureoftheadoption.Keywords:FPGA;medianfiltering;real-timeimageprocessing;modulardesign0引言里结束,算法延迟为(6433)μs,满足实
5、时性要求。本设计作为系统的一个分处理模块全部使用VHDL语言在嵌入式图像处理系统中,图像处理的实时性问题一直是编写,采用QuartusII的LOGICLOCK模块化设计,使模块之一个很难突破的设计瓶颈。一般情况下,控制领域及数据处理间有物理隔离带,增强了系统的抗干扰性,系统采集的图像为领域几乎是单片机和数字信号处理器的天下,但是在数据处理7203500标准PAL制式图像,像素时钟周期约为80ns,场量大,实时性要求更为苛刻的场合,传统的MCU根本无法适频50Hz,行频151625kHz,采用逐场的乒乓操作先把图像数应实时大批量数据处理场合,而DSP虽然具备指令流水线和据按场暂存在FPGA
6、存满一场后再让后续处理模块读出数据很高的处理速度,但是由于其本质仍然是依靠串行执行指令来处理,两场图像进行乒乓操作同时也带来了系统20ms一场的完成相应的图像处理算法,所以其处理速度依然很受限制,因延迟。而基于速度、系统集成和产品升级等角度考虑,使用高速可编程逻辑器件FPGA开发各种实时图像区域算法有很强的灵活2图像的中值滤波原理及优化设计[1]性和实时性。中值滤波(MedianFiltering)是基于排序统计理论的一种1系统的总体结构和工作原理能有效抑制噪声的非线性信号处理技术。其核心运算是模板中的数据进行排序,如果一个亮点(暗点)的噪声,就会在排序设计以ALTERA公司的Strat
7、ixEP1S10F672I7FPGA芯过程中被排在数据序列的最右侧或者是最左侧。因此,最终选片为核心,该芯片拥有10,570个LE单元,920,448个bitTM择的数据序列中间位置上的值一般不是噪声点的值,便可以达的TriMatrix存储块,6个总和为48个嵌入式乘法器的DSP[2]模块,6个可编程PLL,最大可用I/O为341个。系统的总体结构框图如图1所示。2系统上电后,FPGA首先通过IC总线对视频采集模块(SAA7113H
