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1、为了进一步提高微处理器性能，提出了多种新颖的体系结构，如多核、流处理、PIM、可重构、多态等。这些新的体系结构从不同角度对微处理器发展屮的问题提出了解决方法。概述了这些体系结构的特点，并对未来体系结构的发展趋势进行了预测。关键词：体系结构；微处理器；多态计算体系结构AbstractToimproveperformanceofmicroprocessor,manykindsofnovelarchitecturehadbeenproposed,suchasmulti2core,stream,PIM,reconfigureandpolymorphous.Itsum

2、marizedcharacteristicofthesekindsofarchitecture,andpredictedthedevelopmenttrendsofmicroprocessorinthefuture.KeyWords:architecture;microprocessor;polymorphouscomputearchitecture(PCA)目录微处理器的发展现状12微处理器发展所面临的挑战12.1频率墙12.2功耗墙12.3存储墙22.4应用墙23先进微体系结构33.1多核处理器33.2流处理器43.3多态计算体系结构7结论10致谢11参

3、考文献12微处理器的发展现状在过去三十年中，工艺的进步和体系结构的发展促进了微处理器性能的不断提升。工艺尺寸缩小会使得晶体管面积减小，开关速度加快，从而减小门延时，增大集成度，是推动微处理器发展最有力的武器。根ITRS（InternationalTechnologyRoadmapforSeiconductors,国际半导体技术路线图）的预测，到2010年集成电路的时钟频率将高达10GHz,单片集成能力将达到10亿个晶体管。另一方面，休系结构的发展同样极大地推动了微处理器性能的提高，如深度流水、指令级并行、推测执行等技术。在20世纪90年代的十年中，微处理器的

4、主频由1990年的33MHz提高到2001年的2GHz以上，毎年大约提高40%。第一章微处理器发展所面临的挑战虽然目前微处理器仍然保持着高速的发展，但是，各种可能的挑战已经逐渐显露出來。这些挑战可以形象地描述为如卞四堵墙：2.1频率墙工艺尺寸缩小一直是微处理器性能提升的重要手段。随着工艺特征尺寸的缩小，器件的延时也等比例减小，但互连线的延迟却无法同步减小。工艺进入超深亚微米后,线延时超过门延时而占据主导地位（图1）,成为提高芯片频率的主要障碍。即使采用铜金属和low2k介质，在35nmT.艺下,一根1mm长线的互连RC响应吋间为250ps,而一个最小尺寸MO

5、S管的开关延迟仅为2.5ps;互连延迟是MOS管开关延迟的100倍。当工艺进一步缩小，这个差距将会急剧恶化。随着深度流水线设计接近每一级流水门数8〜16的最低下限，超流水技术的代价越来越高，分支失败的开销也越来越人。流水深度的增加即将终止。研究表明，高性能CPU流水深度到22级左右性能不升反降，以后上升缓慢。2005年,Intel放弄推出4GHz的P4处理器更是说明提高时钟频率的方法遇到了极大的困难。2.2功耗墙随着晶体管变小,集成晶体管数量增多，集成空间缩小，以及时钟频率加快,漏流也会随之增大，从而使得微处理器芯片功耗迅速增加。图2给出了功耗随工艺的发展而

6、增大的情况。功耗增大会导致芯片过热，器件的稳定性下降，信号噪声增大，芯片无法正常工作，严重的其至烧毁。随着嵌入式应用的迅速发展,手机、手提电脑、PDA及便携式媒体播放器等依靠电池供电的设备盂要使用低功耗、高性能的微处理器，这对微处理器的设计者提出了极大的挑战。2.3存储墙当前主流的商用微处理器主频已达3GHz以上，存储总线主频仅400MHz;处理器速度每年增长60%，存储器存取延迟每年仅改善7%o由通信带宽和延迟构成的存储墙成为提高系统性能的最大障碍。为了解决这一问题，传统的方法是建立复杂的存储层次，但是这些复杂的存储层次会带來长的互联线，难以随着工艺进步而

7、提高频率。2.4应用墙微处理器在应用丁不同领域时出现了分化，形成了专门应用于某一领域的微处理器，包括桌面、网络、服务器、科学计算以及DSP等；每一种处理器在各自的领域内都有着很高的性能。但是这种高性能是非常脆弱的，如果应用条件发生变化则会导致性能明显下降，出现了通用微处理器并不通用的问题，即通常所说的应用墙。2IM：rSraleclGlolKiiWiringSchenifBreaksDown(Unrk(:Y「Il•・ij.ii；is-ihi.ii.n-U>.Innp*slDrlayjl“IC(XI14(X)1200.^1000j«00—£60000.250.

8、2(>0.150.100.05Tithrio

9、