时序分析实例

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1、5.1时序约束说明在ISE12.2软件中，通过菜单->tools->constrainteditor来设置时序约朿。约束文件为VG602_G01.ucfo5.1.1对时钟域的约束•约束代码■NET〃clk_in〃TNM_NET=clk_in;TIMESPECTS_clk_in二PERIOD〃clk_in〃8nsHIGH50%;■NET〃pO_rgmii_rxclk〃TNM_NET二pO_rgmii_rxclk;TIMESPECTS_pO_rgmii_rxclk=PERIOD〃pOjrgmiijrxclk〃8nsHIGH50%;■NETz/pl_rgmii_rxclk，z

2、TNM_NET=pl_rgmii_rxclk;TIMESPECTS_pl_rgmii_rxclk=PERIOD〃pl_rgmii_rxclk〃8nsHIGH50%;■NET〃pclk〃TNM_NET二pclk;TIMESPECTS_pclk二PERIOD〃pclk〃6nsHIGH50%;•说明■将clk_in>pO_rgmii_rxclk>pl_rgmii_rxclk三个时钟域时钟周期设置为8ns(125MHz),占空比为50%。■由于pclk吋钟周期的长度与DVI分辨率和刷新率相关，值不固定，所以取其最小值6ns(165MHz)约束。5.1.2对SDRAM的约束5.1

3、.2.1对SDRAM输出的约束•首先将sa_addr>sa_bank>sa_cas>sa_ras>sa_we>sa_data等PAD组设置成SDRAM_OUT时序组。(具体代码参照UCF文件)•然后将SDRAM_0UT时序组数据冇效的时间设置为时钟上升沿后13ns。(TIMEGRP"SDRAMOUT"OFFSET二OUT13nsAFTER"elkin〃RISING;)ClklnOFFSETOUTAFTER5EditClocktoPad(OFFSETOUT)fx

4、ClockpadnetandperiodOutputpadtimegroup：vSDRAMJUTVCreate

5、…Outputpadtimegroup/netConstraintinformationOutputskewreferencepin：^Default>vOutputregistertimegroup：v[Create•・・]Clockedge©RisingedgesoixlyC)FallingedgesonlyO2】edges[OK]

6、Close][Help5.1.2.2对SDRAM输入的约束•首先将sa_dataPAD设置为SDRAM」N时序组。(具体代码参照UCF文件)•接着将SDRAM」N时序组数据有效设置为时钟上升沿Z前5ns,将整个数据有效时间设置为7nso

7、(TIMEGRP“SDRAM」N”OFFSET=IN5nsVALID7nsBEFORE,,clkJn,,RISING;)InterfacetypeyuyaLcim••••••••***••••••••••■•••••••••Q)SourcesynchronousDatarateG)Singledatatate(SDR)PER>OO(M)t«GH(M)DataWK1(RHIngDaU)(iVAUO-^ODoubledatarate(DDR)Clockedge(•)iCenterali^rted^5.2工SE软件设置选项