《计算机系统结构教学课件》系统结构试验教案

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1、第一章FPGA基础实验一、实验简介本实验旨在使学生学会用FPGA进行简单的输入输出控制，熟悉VerilogHDL硬件描述语言，掌握ISE开发工具，版本为ISE12.4。二、实验目标在完成本实验后，使学生掌握如下内容：（1）掌握Xilinx逻辑设计工具ISE的设计流程；（2）掌握UCF（用户约束文件）的用法和作用；（3）初步掌握使用Ver订昭HDL硬件描述语言进行简单的逻辑设计;（4）熟悉DigilentGenesysFPGA开发板。三、实验环境本章及后面四章的实验硬件都釆用基于X订inxVirtex5LX50T芯片的Genesys

2、开发板。技术参数：1.XilinxVirtex5LX50TFPGA,1136-pinBGA芯片2.256MbyteDDR23.10/100/1000EthernetPHYandRS-232接口4•多个USB2端口5.HDMIvideo端子6.AC-97Codec端子7.实时电源监控8.16MbyteStrataFlash™9.400MHz时钟10.112I/O扩展端子11.多路GPIO12.20W能耗四、实验过程木实验旨在使学牛掌握XilinxFPGA的基木开发流程，通过拨码开关控制LED灯。在本实验中，利用VerilogHDL语

3、言描述硬件逻辑，通过ISE工具综合实现，最后下载到FPGA上进行验证。实验步骤如下：1・Ver订昭HDL语言描述硬件逻辑2.编辑UCF（用户约束文件）3.综合编译硬件设计4.下载验证1、Verilog描述硬件逻辑打开ISE工具进行数字逻辑设计。1）打开ISE工具，新建工程CreateNewProjecteci£yprojectlocationandtype.Enteraname,locations,andcommentforth©projectName：Location：ledE:DigilentProjectdwelopme

4、ntGenesysMedISWorkingDirectory：E:DigilentProjectdevelopment'Genesys'ledILJDescriptiori：Selectth©typeoftop-levelsourcefortheprojectTop~levelsourcetype：HDL图IT创建新工程2)选择FPGA型号、综合和仿真工具、推荐描述语言等配置NewSourceWizardSelectSourceTypeSelectsourcetype,filenameanditslocation,gBMMF

5、ileG41ChipScopeDefinitionandConnectionFileQImplementationConstraintsFile§IP(COREGenerator&ArchitectureWizard)3MEMFile⑥SchematicT

6、UserDocumentE.MVerilogTestFixtureQVHDLModule心VHDLLibrary3VHDLPackage3VHDLTestBench理]EmbeddedProcessorVerilogModuleFilename：ledLocation：E:D

7、igilentVProject_developmentGenesys1ed]□图1-2新工程设置3)新建Veri1og模块文件■nProjectSettingsSpecifydeviceandprojectproperties・Selectthedeviceanddesignflowforthgproject图1-3新建Verilog模块2)定义Verilog模块的T/0端口8个switch作为输入，8个LED作为输岀。DefineModuleSpecifyportsformodule.ModulenameledPortNam

8、eDirectionBusMSBLSB4switchinput▼回70ledoutput▼70input▼B图1-4设置模块的I/O端口2)编写Verilog代码，8个switch输入端口赋值给led输出端口Design□ffXViewQInplenentatioxMSimulatiorHierarchy因ledE)Qxc5vlx50blffll36ffl0oaled(led.v)£DesignSummary/ReportssyDesignUtilitiesUserConstraintsE»Synthesize・XSTBWImpl

9、ementDesign®I)Translate(aC)Map@I)Place&RouteGenerateProgrammingFile©岳ConfigureTargetDeviceAnalyzeDesignUsingChipSco...I)NoPr