【精品】高速PCB设计心得

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1、:前言随着PCB系统的向着高密度和高速度的趋势不断的发展，电源的完整性问题，信号的完整性问题(SI),以及EMI,EMC的问题越来越突出，严重的影响了系统的性能甚至功能的实现。所谓高速并没有确切的定义，当然并不单单指时钟的速度，还包括数字系统上升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间越短，信号的高次谐波分量越丰富，当然就越容易引起SI,EMC,EMI的问题。本文根据以往的一些经验在以下几个方面对高速PCB的设计提出一些看法，希望对各位同事能有所帮助。•电源在系统设计中的重要性•不同传输线路的设计规则•电磁干

2、扰的产生以及避免措施二：电源的完整性1.供电电压的压降问题。随着芯片工艺的提高，芯片的内核电压及10电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统屮，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V的压降都是不允许的，比如说ADI公司的TS201内核电压只有1.2V,内核供电电流要2.68A,如果路径上有0.1欧姆的电阻，电压将会有0.268V的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主耍通过以下几种方法。

3、a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1和图2的比较，很明显图2中选择的热焊盘要强于图lob：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1所示。TraceCariyingCapacity!permilstd27"TempRiseQ10Cp20O30CpCopper^1/2oz.41OZ.^2oz>1/2OZ.^1oz>2oz>1/2OZ.^12OZ.42ppp2p21Tra

4、ceXXidthpMaxiiniunCiwrentAinpspJ012IQ0j61公・"132公"•015Q・7Q120J8g2小IQ3J0「D20P・7心13,2.U1J）1・7-3m12223j6"U25P1・7<25+12込33-152&4J0「Q32l.b193314234小1.7335J0”Q52245422JD3念3264#«73JD75P2d355・7t2J87&35310J0+.100^2念426少356J0«9少4373125200^427&ns■■6010J&11O75130205（表1）1o乙铜即35微

5、米厚，2oz.70微米,类推举例说，线宽0.025英寸，采用2。乙盎斯的铜，而允许温升30度,那查表可知，最大安全电流是4.0Ao1.同步开关噪声的问题。同步开关噪声(SimultaneousSwitchNoise,简称SSN)是指当器件处于开关状态，产生瞬间变化的电流(di/dt),在经过冋流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Ai噪声。开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN越严重。基本公式为：VSSN=N-LLoop-(dI/dt)公式1。其中I指单个开关输出的电流，

6、N是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，芯片的地被抬高这种现象我们称为地弹(Groundbounce)。同样，如果是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹(PowerBounce)o如果芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动能力的降低，电路速度会减慢。由公式1可知减小回路电感可以减小VSSN,其中回路电感包括芯片管脚的寄生电感，芯片内部电源

7、和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四部分组成。所以减小VSSN的办法主要有以下儿种方式。a:降低芯片内部驱动器的开关速率和同吋开关的数冃，以减小di/dt,不过这种方式不现实，因为电路设计的方向就是更快，更密。b:降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。c:降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。d:增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量

8、靠近。1.地的分割原则任何一根信号线中的电流都要通过和它临近的地平面来回到它的驱动端，所以我们进行地的分割的时候要避免割断高速信号的回留路径，如下图3所示：BreakIn.ReturnSignal（图3）上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI问题，以及会给信号线的