北邮实验二 指令流水线相关性分析

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1、北京邮电大学计算机学院《计算机系统结构》课程实验2015年4月实验二指令流水线相关性分析一、实验类别：验证实验二、实验目的：通过使用WINDLX模拟器，对程序中的三种相关现象进行观察，并对使用专用通路，增加运算部件等技术对性能的影响进行考察，加深对流水线和RISC处理器的特点的理解。三、实验学时：4四、实验组人数：1/1五、实验设备环境：WinDLX模拟器可以装入DLX汇编语言程序，然后单步、设置断点或者连续执行该程序。CPU的寄存器、流水线、I/O和存储器都可以使用图形的方式表示出来。模拟器还提供了对流水线操作的统计功能。该模拟器对理解流水线和RISC处理器的特点很有帮助。六、实验原

2、理：指令流水线中主要有结构相关、数据相关、控制相关。相关影响流水线性能。　　七、教学要点与学习难点：三种相关及其解决办法八、实验内容和要求：使用WinDLX模拟器，对求阶乘程序Fact.s做分析九、实验步骤：（1）观察程序中出现的数据/控制/结构相关。指出程序中出现上述现象的指令组合。（2） 考察增加浮点运算部件对性能的影响。（3） 考察增加forward部件对性能的影响。（4） 观察转移指令在转移成功和转移不成功时候的流水线开销注意：除（2）以外，浮点加、乘、除部件都只有一个；本问题中所有浮点运算部件的延时都请设定为4个周期。十、实验过程：同实验一、选择File/LoadCodeor

3、Data，窗口中会列出目录中所有汇编程序。按如下步骤操作，可将这两个文件装入主存。•点击fact.s•点击select按钮•点击input.s•点击select按钮•点击load按钮以下3个相关的观察实验（floating为1,4）数据相关及指令组合：在第27个周期里，ClockCycleDiagram窗口的时空图和Pipeline窗口中的流图第一次出现了橘黄色的R-Stall。点击Pipeline的橘黄色框，出现的Informationaboutseqir5,r3,0xa中有图：lbur3,0x0(r2)要在WB周期写回r3中的数据，而下一条指令seqir5,r3,0xa要在intE

4、X周期中读取r3中的数据。发生了写读相关。所以为了避免冲突，seqir5,r3,0xa的intEX指令延迟了一个周期进行。相关指令组合控制相关及指令组合：在第四时钟周期，第一条命令正处于MEM段，第二条命令处于intEX段，第四条命令处于IF段，而第三条命令处于"aborted"。原因是：第二条命令jalInputUnsigned是无条件分支指令，但只有在第三个时钟周期，jal指令被译码后才知道。这时，下一条命令movi2fp已经取出，但需执行的下一条命令在另一个地址处，因而，movi2fp的执行应被取消，在流水线中留下气泡。此处发生了控制相关。相关指令组合结构相关及指令组合：在下图中

5、，ClockCycleDiagram窗口的时空图可发现指令Stall了3个周期。点击右上图Pipeline窗口流水线的亮黄色框，则弹出的Informationaboutaddir2,r2,0x1显示如右图：addir2,r2,0x1该指令与它前面的一天指令addr1,r1,r3发生了结构相关。由于上一条指令由于数据相关需要停3个周期，在ID段后停滞，不能进入intEX段，故addir2,r2,0x1就不能进入ID段，译码部分已经被占用。故发生了结构相关。相关指令组合考察增加浮点运算部件对性能的影响该实验取N=20首先通过，点击Floating Point Stage Configura

6、tion来设置浮点运算部件的配置。由于实验手册上面要求Delay=4，所以我们将Delay这一栏改成4，而Count可以任意，为了对比，我们第一次浮点运算部件取全部为1，第二次浮点运算部件取全部为2。把延迟设定为4个周期按F5运行程序输入值为20比较各个数据，发现没有变化。无论怎么增加浮点运算部件，统计结果都一样。由此可见，浮点运算部件的增减对效率无影响。原因在于此程序中浮点计算指令没有重叠，所以并行度没有增加，性能没有提高。考察增加forward部件对性能的影响（floating为2,4）为了对比有无forward部件的性能。需要在configuration菜单中勾选enable f

7、orwarding，以及不勾选来看性能数据的对比。按F5运行程序输入值为20采用重新定向技术不使用重新定向技术结果分析从上面的数据我们可以看出增加forward的作用：l增加forward部件后的214个时钟周期比增加前的272个少了58个时钟周期。l增加forward部件使得RAW相关变为34个，比增加前的89个减少了55个，RAW相关的比例从总时钟周期的32.72%减为16.00%。l增加forward部件使得控制相关比例增加了，由原来占总