资源描述：
《fpga数字系统设计》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、1.什么是模块模块式veriolghdl的基本描述语言，用语描述某个设计的功能结构及其与其他模块通信的外部接口2.基本结构Module模块名(端口列表)端口定义Input输入输出端口output输出端口数据类型说明：Wireregparameter逻辑功能描述Endmodule3.标识符Reilong屮的标识符由字母，数字字符，卜-划线，美元符号构成，第一个字母必须是英文字母或者下划线4.定义整形(+,・)(位宽)'(进制)(数字)5.浮点数数字和小数点组成。小数点两边必须有数字6.wire和reg的区别Wire可以理解为电路屮的导线。Reg可以理解为
2、寄存器Wire,不可以存储任何值reg需要被明确的赋值7.定义一个长度为256.位宽为4的寄存器型数组，用for语句对该数组进行初始化，要求把所有的偶元索初始化为1,所有的奇元素初始化为0Reg[4:0]stage[255:0]InitialBeginFor(i=0;i<256;i=i+2)Stage(i)=l;For(i=l;i<256;i=i+2)Stage[i]=lEnd&在vcrilog语句中那些操作是并发执行的哪些操作是顺序执行的beginend块中，非阻塞赋值v二是并行执行的，所有的值祁是同时更新，多用于时序逻辑阻塞赋值二是顺序执行的，常见
3、于组合逻辑。所有的always块是并行的。9.用持续赋值语句描述一个四选一数据选择器modulemux4_1(out,in0,in1,in2,in3,sei);inputin0,in1,in2,in3;input[1:0]sei;outputout;assignout=sel[1]?(sel[0]?in3:in2):(sel[0]?in1:inO);endmodule10.阻塞赋值和非阻塞赋值的本质区别非阻塞语句在整个过程快结束后开始赋值阻塞语句在该语句结束时立刻赋值多条阻塞语句顺序执行，多条非阻塞语句并行执行在always块屮描述组合逻辑使用阻塞语句
4、时序逻辑:用非阻塞型11•用行为语句设计一个8位计数器，每次在时钟的上升沿，计数器加1,当计数器溢岀时自动从零开始重新计数，另外计数器有同步复位端Modulecount(out,data,load,reset,elk);Output[7:0]out;intput[7:0]data;Intputload,elk,reset;reg[7:0]out;always@(posedgeelk)Beginlf(!redet)out=8'h00;Elseif(load)out=data;Elseout=out+1;endmodule13.inital语句和alway
5、s语句的关键区别是什么Ini讪语句指定的内容只执行一次，iniml语句主要用于仿真测试，不能进行逻辑综合Always语句是不断重复执行的，在仿真和逻辑综合中都可以使用14.用always语句设计一个8路选择器ModuleMux_8input(addr,in1,in2,in3,in4,in5,in6,in7,in8,Mout,nCS);input[2:0]addr;input[7:0]in1Jn2,in3,in4,in5,in6,in7,in8;inputnCS;output[7:0]Mout;reg[7:0]Mout;always@(addrorin1
6、orin2orin3orin4orin5orin6orin7orin8ornCS)beginif(!nCS)case(addr)3'b000:Mout=in1;3*b001:Mout=in2;3*b010:Mout=in3;3'b011:Mout=in4;3*b100:Mout=in5;3'b101:Mout=in6;3'b110:Mout=in7;3*b111:Mout=in8;default:Mout=1rbx;endcaseelseMout=0;end15•设有一个500mhz的时钟源,设计分频电路得到秒脉冲时钟信号/clr是清零端，fclk是新
7、时钟信号，elk是原时钟信号，count&计数器，初始为0.always@(posedgeclkornegedgeresetn)beginif(lresetn)beginfclk=0;count=0;endelseif(CountEn)beginfclk=!fclk;count=0;endelsecount=count+1;End16.veriloghdl的基木功能是描述硬件的逻辑电路17.veriloghdl常用的建模方式可分为结构化描述方法数据描述方式行为描述方式18.Veriloghdl可划分为儿个不同的抽象级别系统级算法及rtl级逻辑门级品体管
8、开关级19用行为描述方法编写4•用位全加器的veriloghdl源程序moduleadd(s,
