基于ep3sl150的fpga硬件电路系统设计和延时细分算法与fpga实现毕业设计论文

《基于ep3sl150的fpga硬件电路系统设计和延时细分算法与fpga实现毕业设计论文》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、西南交通大学本科毕业设计（论文）基于EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现第VIII页西南交通大学本科毕业设计（论文）毕业设计（论文）任务书班级电讯2009-03班学生姓名李栋学号20093988发题日期：2012年11月20日完成日期：2013年6月20日题目基于EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现1、本论文的目的、意义：随着电于技术和计算机技术的快速发展，超声相控阵技术逐渐应用于工业无损检测，近几年，相声相控阵技术发展尤为迅速，在相控阵系统设计、系统仿真、生产与测试和应用等

2、方面取得一系列进展。其中，自适应聚焦相控阵技术尤为突出，它利用接收到的缺陷回波信息调整下一次激发规则，实现了声束的优化控制，提高缺陷的检出率。“基于EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现”涉及到多种关键技术，如FPGA的开发、电子设计、硬件编程语言等。“基于EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现”是超声相控阵技术中的一项关键技术，通过VerilogHDL硬件语言描述算法，进而在FPGA芯片上实现功能。2、学生应完成的任务：首先查阅相关的资料，了解“基于EP3SL150的FPGA系

3、统设计”的原理、结构、组成，进而学习相关知识，了解电路原理，并了解设计思想和仿真原理和过程。在完成以上工作的基础之上，再学习FPGA的相关知识，了解FPGA的原理、工作过程、特色优点和实现方法。接着需要学习VerilogHDL语言的开发技术的相关知识，了解其配合过程，语言特定、模块组成部分的作用以及相关参数的调节方法，重点是模块理论分析和编程思路。在完成以上理论学习的基础上，还要开始着手EDA工具的学习，通过学习了解电子设计自动化的理念及其优势，主要是理解电路设计的思路和方法。在设计完电路之后还要完成相关PCB电路板的制作，并要手工焊接所有的

4、元器件和完成相关的测试、软件和硬件调试任务，以达到较好的控制效果。3、论文各部分内容及时间分配：（共15周）第一部分调研课题的目的、意义和背景，学习相关基础知识。(2周)第二部分参阅相关资料，翻译外文资料，方案初步设计，时间规划、过程规划(2周)第VIII页西南交通大学本科毕业设计（论文）第三部分设计方案模块化、分解设计、系统设计、理论分析、系统仿真、模块仿真、软件编程工程定义，电路方案的工程定义、设计、模块电路图、仿真报告。(3周)第四部分软件编程、调试，电路设计、仿真，硬件电路的调试、验收，测量方案制定，软件联调，硬件联调、软件和硬件配合

5、调试、联调，软件验收、硬件验收，系统测量验收，验收。(3周)第五部分撰写软件设计操作文档，硬件文档，软件规范化、硬件规范化；设计归档，撰写论文初稿，导师审查，知识产权审查，修稿，导师审查，(3周)评阅及答辩：提交学院审查、评阅，撰写PPT报告，答辩，提交论文，归档毕业设计文档。(2周)备注指导教师：年月日审批人：年月日第VIII页西南交通大学本科毕业设计（论文）摘要随着科学技术的不断发展，我们对材料质量的检测要求也变得越来越高。现代无损检测技术的发展趋势就是对材料实现高精度、高分辨率的检测。从而为当代复杂的工业设备提供更好的无损评估。在整个超

6、声相控阵系统中，延迟聚焦算法是关键，提高延迟量的精度可以提高整个系统精度。本课题通过对超声相控阵技术中的延迟细分法则的研究，最终实现两种延迟模式，粗延迟和细延迟。粗延迟是指发射脉冲高电平的持续时间只能是延迟模块的控制时钟周期的整数倍；在细延迟中我们可以对延迟模块的控制时钟进行多相位的分频，最终可以提高延迟模块可以达到的精度。FPGA内部集成的增强型锁相环可以实现多相位时钟信号，利用这些多相位的时钟信号，我们可以将延迟量的精度提高。本设计是基于FPGA平台，巧妙地借助FPGA内部集成的增强型锁相环，实现延迟细分算法的硬件电路。并且在models

7、im上对设计结果进行验证。主控平台可以完成的扫描模式是扇形扫描，完成相控阵的聚焦法则，最终输出十六个通道的触发脉冲延迟数据。用户可以根据自己的实际要求，手动的选择粗延迟或细延迟。本论文主要对一下几个模块进行论述：算法的实现模块、扫描模块、延迟模块、波束合成模块。在算法实现模块，我们借助FPGA运行速度的优势，实现二进制的开方运算，传统的二进制开方运算采用的是迭代的算法，使得整个算法的实现过程变得比较长。本课题模拟二进制开方手算的过程，利用FPGA内部的乘法器硬核实现二进制开方运算。在整个课题的设计过程中，我们利用FPGA内部集成的硬件乘法器，

8、利用内部集成的增强型的锁相环和快速锁相环对系统时钟进行倍频和分频，产生我们设计所需要的相关时钟信号。这样可以大大简化设计的开发周期，并且可以提高设计的准确性。关键字