影响FPGA计算性能的几大因素

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1、影响FPGA计算性能的几大因素FPGA vs. ASIC专用芯片ASIC的开发流程是：设计、验证、流片、封装、测试；而FPGA已经是做好的芯片，所以不需要流片、封装、测试。这样，可以至少节省四个月的时间。另外ASIC还有可能多次流片才能成功，同步的软件开发也需要芯片做好才能完成大部分功能，这些也是时间成本。在量小的时候，FPGA的成本低，量大了之后，ASIC的成本低。FPGA的功耗比ASIC高，因为有很多多余的逻辑，不过比CPU省电，毕竟CPU的多余逻辑更多。相比ASIC，FPGA的调试比较方便，可以直接烧到FPGA执行，也可以用调试工具抓取芯片里面的信号查看状态。FPGA需

2、要跑多快？跟Intel CPU相比，FPGA的主频差一个数量级，一般FPGA芯片时钟频率300MHz左右，而IntelCPU可以到3GHz，就是说CPU1秒能做30亿次计算，而FPGA只能做3亿次，差了10倍。另外FPGA用作可重构计算是来加速CPU的，如果和CPU跑一样快就没意思了，所以一般要比CPU快5倍才行。FPGA的开发周期是比较久的，1年甚至2年很正常，在这个过程中，CPU上的软件算法还在不断升级，所以有可能FPGA算法设计的比CPU快，等开发完，却发现CPU上的软件算法快速迭代，已经超过FPGA算法了。这种事还是比较常见的，不只是软件算法升级，CPU自己也会升级，

3、这些都有可能让FPGA加速器做了无用功。比如用FPGA做一个数据压缩卡，可是CPU可能就自己带了一个数据压缩功能，成本还比FPGA卡低，开发FPGA的人白干一场。阿呆以前就遇到过这种问题，在FPGA里面做了一个AI算法，架构设计的牛逼了点，大家又干的慢了点，两年完工，再去跟做AI的人一交流，发现这套算法已经是旧的框架了。。。所以，正常来说，FPGA算法加速性能设计的时候要比CPU快5-10倍才能保证最终做出来的产品是可以实现硬件加速的目标。影响FPGA计算性能的几大因素1.数据并行性对FPGA计算来说，同时处理大量的数据，同时数据之间没有相互依赖是最好的。这样，可以有几百上千

4、个并行计算单元独立处理几百上千个数据，如果数据之间有依赖，比如有很多的if else，就并发不起来，A必须要等B完成才能执行。就跟步骑兵混合军团出征，如果将军下令大家要同步进军，步兵要和骑兵一起冲，骑兵不能跑太快，要等步兵一起走，那这个仗就没法打了，只能被敌人包饺子。2.数据大小和计算复杂度FPGA并行计算是很多个计算并行执行，如果每个计算单元要处理的数据太多，同时计算逻辑太复杂，那么占用的FPGA计算资源就变多了，这样总的并行单元数量相应减少，性能下降。而且，老司机都知道，计算逻辑太复杂，在电路上消耗的时间变多，还会导致每个模块的延迟变长，这样时钟频率也会下降，也会影响到性

5、能。3.流水线计算复杂的时候，延迟会变长，如果要求计算任务在一个时钟周期里完成，那么时钟周期就变长了，相应的频率降低，性能下降。所以为了提高时钟频率，FPGA会采用流水线技术，把复杂的计算分解成几段，放到几个时钟周期里完成。这样做的后果就是，计算需要的时间变长了，但是总的性能却提高了。为什么？阿呆来举例说明。蛋蛋本来1个小时造1个玩具，一天8小时造8个。后来造玩具改成蛋蛋、小蛋蛋、蛋妈三个人干，任务分解成三段，每人半小时，1个半小时才能造出玩具，看起来造玩具的时间变长了。可是三个人一天工作总时间3*8=24小时，一天生产24/1.5=16个玩具，产量翻番了。4.静态控制逻辑我

6、们写软件程序的时候，习惯了给函数很多参数作为条件，根据参数内容执行函数的操作。FPGA做计算就不希望靠参数内容确定怎么计算，而是希望一开始就定好。比如在软件里面，算个位数的平方和二位数的平方差不多，可是到FPGA里面，个位数需要的计算资源少，二位数占用的多，一个计算单元要同时支持个位数和二位数平方计算就会很占资源，最好是一开始就确定好算哪一种，不要动态确定。存储和计算的关系1.数据密集型和计算密集型我们的计算有数据密集型和计算密集型两种，如果计算的次数多，就是计算密集型，反之，就是IO密集型。比如n×n矩阵乘法，每个数据读和写都认为是一次IO，读两个矩阵的数据，写入结果矩阵的

7、数据，需要3n2次IO，而计算的次数是n3,所以是计算密集型。但是n×n矩阵加法，同样需要3n2次IO，不过计算的的次数只有n2，属于IO密集型。2.脉动阵列结构AI的计算往往涉及到矩阵乘法和向量乘法等，所以IO这边的存储往往成了性能瓶颈，我们经常会看到，为了解决“存储墙”问题，AI芯片里面（例如GoogleTPU）会采用脉动阵列结构，尽量做到IO进来的数据重用，把IO密集型转化为计算密集型。如下图，左侧和上方都有数据进来，就跟心跳一样，不断有血液流进来，但是内部有计算阵列，不会浪费中间产生的数据，所有