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1、五、设计题(20分)1、已知AES密钥扩展状态机的状态转移及控制信号取值表如下(复位时处于初始状态S0):当前状态当前输入下一状态当前输出(控制信号)S0keyexp=0S0keysel=0,rndkren=0,wrrndkrf=0,wrkrfaddr=4'd0,rconen=0,keyexprdy=(state_delay==S11)。S0keyexp=1S1keysel=0,rndkren=0,wrrndkrf=0,wrkrfaddr=4'd0,rconen=0,keyexprdy=(state_delay=
2、=S11)。S1xS2keysel=0,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd0,rconen=0,keyexprdy=0。S2xS3keysel=1,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd1,rconen=1,keyexprdy=0。S3xS4keysel=1,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd2,rconen=1,keyexprdy=0。S4xS5keysel=1,rndkren=1,wrrndkrf=1,wrkrf
3、addr=4'd3,rconen=1,keyexprdy=0。S5xS6keysel=1,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd4,rconen=1,keyexprdy=0。S6xS7keysel=1,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd5,rconen=1,keyexprdy=0。S7xS8keysel=1,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd6,rconen=1,keyexprdy=0。S8xS9keysel=1,r
4、ndkren=1,wrrndkrf=1,wrkrfaddr=4'd7,rconen=1,keyexprdy=0。S9xS10keysel=1,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd8,rconen=1,keyexprdy=0。S10xS11keysel=1,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd9,rconen=1,keyexprdy=0。S11xS0keysel=1,rndkren=1,wrrndkrf=1,wrkrfaddr=4'd10,rconen
5、=1,keyexprdy=0。试建立AES密钥扩展状态机的VerilogRTL模型。modulekeyexpfsm(clk,rst,keyexp,keysel,rndkren,wrrndkrf,wrkrfaddr,rconen,keyexprdy);outputkeysel,rndkren,wrrndkrf,rconen,keyexprdy;output[3:0]wrkrfaddr;inputclk,rst,keyexp;reg[3:0]state,next_state,wrkrfaddr;regkeysel,r
6、ndkren,keyexprdy;always@(posedgeclk)beginif(rst)state<=4'd0;elsestate<=next_state;endalways@(stateorkeyexp)case(state)4'd0:if(keyexp==1)next_state=4'd1;elsenext_state=4'd0;4'd1:next_state=4'd2;4'd2:next_state=4'd3;4'd3:next_state=4'd4;4'd4:next_state=4'd5;4'd
7、5:next_state=4'd6;4'd6:next_state=4'd7;4'd7:next_state=4'd8;4'd8:next_state=4'd9;4'd9:next_state=4'd10;4'd10:next_state=4'd11;4'd11:next_state=4'd0;default:next_state=4'd0;endcasealways@(state)case(state)4'd0:keysel=0;4'd1:keysel=0;4'd2:keysel=1;4'd3:keysel=1
8、;4'd4:keysel=1;4'd5:keysel=1;4'd6:keysel=1;4'd7:keysel=1;4'd8:keysel=1;4'd9:keysel=1;4'd10:keysel=1;4'd11:keysel=1;default:keysel=0;endcasealways@(state)case(state)4'd0:rndkren=0;4'd1:rnd