第5、6章单元测试题

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1、第五、六章单元测试题一、单选1.1个触发器可记录一位二进制代码，它有（）个稳态。A.0B.1C.2D.32.对于JK触发器,若J二K,则可完成（）触发器的逻辑功能。A.DB.RSC.TD.T3.基本RS触发器输入端禁止的情况为（A.R=lS=lB.Rf=Sf=lC.R=0S=0D.RS=O4.JK触发器在J、K端同时输入高电平,A.置0B.置1处于（C.保持5.为避免一次翻转现象，应采用（）的触发器。A.主从触发B.边沿触发6.同步RS触发器的触发时刻为（）。A.CLK=1期间B.CLK=0期间7.下列触发器中没有约束条件的是（）。A.基本RS触发器B.主从RS触发器8•

2、时序逻辑电路的特点是（D.翻转C.电平触发C.CLK上升沿D.CLK下降沿C•同步RS触发器D.边沿D触发器A.仅由门电路组成B.无反馈回路9.4个触发器构成的8421BCD码计数器共有C.有记忆功能D.）个无效状态。无记忆功能A.6B.8C.10D.410.4位二进制计数器模为（）。A.小于16B.等于1611•要构成五进制计数器，至少需要C.大于16D.等于10A.2B.3（）个触发器。C.4D.512.寄存器应具有（）功能。C.前两者皆有）个CLK,计数器又重冋初态。A.存数和取数B.清零与置数13.N进制计数器的特点是设初态后，每來（A.N-lB.N+1C.ND.2

3、N14.利川同步预置数端构成N进制加法计数器，若预置数据为0,则应将（）所对应的状态译码后驱动控制端。A.NB.N-1C.N+I12.利用异步预置数端构成N进制加法计数器，若预置数据为0,则应将（）所对应的状态译码后驱动控制端。A.NB.N-1C.N+113.将两片同步4位二进制加法计数器芯片丿IJ进位输出置数法构成N进制计数器，其最人计数值是（）。A.15B.255C.256D.25714.欲构成能记最大十进制数为999的计数器，至少需要（）片十进制加法计数芯片。A.3B.10C.100D.4二、判断题1.触发器有互补的输出，通常规定、2=0称触发器为0态（）。A.对B.

4、错2.同步RS触发器在时钟CLK=（）时，触发器的状态不改变（）oA.对B.错3.D触发器的特性方程为Q*=D,与0无关，所以它没有记忆功能（）。A.对B.错4.同步触发器存在空翻现象，而主从触发器和边沿触发器克服了空翻（）。A.对B.错5.对丁•边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次（）oA.对B.错6.同步时序逻辑电路的存储单元可以是任意类型的触发器（）。A.对B.错7.若某同步时序逻辑电路町以计成Mealy型或Moore型，则采用Mealy型比采用Moore型电路所需状态数目少（）。A.对B.错8.经过有限个CP,可由任意一个无效状态进入有

5、效状态的计数器是能自启动计数器（）。A.对B.错9.计数器在电路组成上的特点是有CP输入端、无数码输入端（）。A.对B.错1.设计一个同步、模为五的计数器，需要5个触发器（）。A.对B.错三、JK触发器，时钟波形CLK及输入控制J、K波形如图所示。试分别画出主从型JK触发器和负边沿JK触发器输出端Q的电压波形，设触发器的初始状态为0oCLK■111111111111JI__UIIIIk1nnIQ主从：iiQ负边沿！四、触发器组成图所示电路。试画出在时钟CP作川卞，0、©2的波形。q2五.1J21CLK>C1IKFF

6、O-1J>C11KFF2Qio1J>C1分析图所示的电路，

7、画出电路的状态转换图，说明电路能否H启动。六.用一片74LS161和必要的门电路构成一可控计数器。当控制端C=1时，实现八进制计数；C=0,实现四进制计数。七.74161、74160按图示连接，分析各电路计数长度M,並画出相应的状态转换图。(d)八、试用74LS161芯片设计一个分频电路，采用M=9xl2的形式，芯片⑵的进位输出C端和时钟CLK的分频比为l/108o画出相应的接线图。九、采用74160设计360述制的加法计数器，计数范围0~359。十、试画出图示电路输出F的波形。其屮各功能块的功能表如卞：1A2A1AoY74151功能表CLK心LDfEPET00200)@0

8、200X0XXXXXXX0000t10XXQ3D2DQ0D3D2DID0X1101XXXX保持X11X0XXXX保持t1111XXXX计数74161功能表十一、分别画出I0H0串行序列检测器的原始状态图要求：(1)当连续输入10110时，输出为1,码元不允许重迭；(2)当连续输入10110时，输iii为1,码元允许重迭。十二、用多功能移位寄存器74194和门电路实现“多1”检测。电路有一个串行序列输入端X和一个输出端乙当相邻四位码中有三个或三个以上的1时，电路输出为1。否则输出为0o十三、用74160和-74HC1