电信系毕业答辩PPT文档

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1、毕业论文论文题目：基于FPGA的HDB3码编译码器的设计基于FPGA的HDB3码编译码器的设计学生：姜睿指导老师：梁玉红学　　院：湖北汽车工业学院科技学院专　　业：电子信息工程班　　级：ＫＴ６８３－１提纲第一部分：研究概述第二部分：论文框架第三部分：相关概论第四部分：研究方法与过程第五部分:主要结论研究概述本设计是基于EMP7128设计的一个完整的HDB3码的编译码器。给出了硬件设计电路图、软件设计流程和HDB3编译码器的仿真波形。本设计中编码器部分采用专用集成芯片CD22103和VHDL建模两种方法来实现。译码器中除了包含有译码的电路外，还包含有单双极性转换，误码检测和位同步提取等功能

2、。双单极性变换的作用是使得双极性的HDB3码能够进入CPLD，同时易于做数字逻辑分析。论文框架HDB3码编译原理译码器实现方法分析HDB3数字信源与编码单元理论研究编码单元可用芯片实现或用VHDL语言建模实现HDB3译码器的FPGA实现仿真相关概念译码器：译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。编码器：　编码器（encoder）是将信号（如比特流）或数据进行编制、转换为可用以通讯、传输和存储的信号形式的设备。ＦＰＧＡ：FPGA（Field－ProgrammableGateArray），即现场可编程门阵列。它是作为专用集

3、成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。ＨＤＢ３：HDB3又叫做三阶高密度双极性码CPLD:又叫做复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。研究方法与过程FPGA的设计方法设计准备设计输入（原理图、HDL、波形图）设计处理（优化适配、分割、布局）器件编程功能仿真时序仿真器件测试HDB3译码器的FPGA设计流程设计输入设计修改输入编译功能效验进行前端输入，同时生成VHDL代码进行时序效验时当使用ALT器件时在Msxplus2下操作设计要求时序效验器件

4、编程在线效验系统产品器件编程和在线效验Max-plusⅡ软件设计流程设计输入编译仿真与定时分析编程在系统测试设计修改HDB3编码原理HDB3码的编码原理可简述为：在消息的二进制代码序列中，①当连‘0’码的个数不大于3时，HDB3编码规律与AMI码相同，既‘1’码变为‘+1’、‘-1’交替脉冲；②当代码序列中出现4个连‘0’码或超过4个连‘0’码时，把连‘0’段按4个‘0’分节，即“0000”，并使第四个‘0’码变成‘1’码，用V脉冲表示。这样可以消除长连‘0’现象。为了便于识别V脉冲，使V脉冲极性与前一个‘1’脉冲极性相同。这样就破坏了AMI码极性交替的规律，所以V脉冲为破坏脉冲，把V脉

5、冲和前3个连‘0’称为破坏节“000V”；③为了使脉冲序列仍不含有直流分量，则必须使相邻的破坏点V脉冲极性交替；④为了保证②、③两条件成立，必须使相邻的破坏点之间有奇数个‘1’码。如果原序列中破坏点之间的‘1’码为偶数个，则必须补为奇数，即将破坏节中的第一个‘0’码变为‘1’，用B脉冲表示。这时破坏节变为“B00V”形式。B脉冲极性与前一个‘1’脉冲极性相反，而B脉冲极性和V脉冲极性相同。代码：1000010000110000l1AMI码：-10000+10000-1+10000-1+1HDB3码：-1000-V+1000+V-1+1-B00-V+1-1HDB3译码原理对于译码部分从上面

6、的编码原理可以看出，只要将HDB3码中的‘B’和‘V’变成‘0’，‘-1’变成‘1’，‘0’保持不变，并把归零码变成非归零码，这样就实现了译码。译码部分的关键就是要找出信号中的V的位子。由于CPLD不能接收-5V的电平，所以，首先利用双单极性变换电路将HDB3码变换成两路信号，分别对应着pHDB3和nHDB3两路信号，其中pHDB3路信号对应着正极性通道，即只有+1、+B和+V信号从该通道中通过，而负极性的信号在此通道中为0；nHDB3路信号对应着负极性通道，其原理与上相同。把两路信号送入CPLD中后，就可以用逻辑电路来实现对V的判决，找出V后，并把V和V前面的第三个码元变为‘0’(因为

7、V一定是出现在四个连零串中的最后以为，所以V前面的第三个码元一定对应着‘0’，这样就实现对B的转换)，即可实现译码。对于本设计来说要做好三个部分：单双极性变换、位同步提取、判断破坏性码主要结论HDB3码(3阶高密度双极性码)保持AMI码极性反转的特点，减少了连0串的长度，有利于提取定时信息．通过对HDB3码编码原理的分析，提出一种基于FPGA的编码方法，并给出了VHDL语言的实现方法及仿真波形．此方法采用2位二进制码实现，在插入破坏