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1、练习一.简单的组合逻辑设计目的：掌握基本组合逻辑电路的实现方法。这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b,如果两个数据相同，则给出结果1,否则给出结果0。在VerilogHDL小，描述组合逻辑时常使用assign结构。注意equal=(a==b)?l:0,这是一种在组合逻辑实现分支判断吋常使用的格式。模块源代码：//compare,vmodu1ecompare(equaI,a,b);inputa,b;outputequal;assignequal=(a==b)?l:0;//a等于b时,equal输出为
2、1；a不等于b时,//equal输出为0。ondmodulc测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。测试模块源代码：'timescalelns/lns//定义时间单位。'include/compare,v"〃包含模块文件。在有的仿真调试环境中并不需要此语句。11而需要从调试环境的菜单中键入有关模块文件的路径和幺称modulecomparetest;rega,b;wireequal;//initial常用于仿真时信号的给出。i
3、nitialbeginb=0;#100a=0;b=l;#100a=l;b=l;#100a=l;b=0;#100$stop;end//系统任务，暂停仿真以便观察仿真波形。comparecompare1(.equal(equal),.a(a),.b(b));//调用模块。endmodule仿真波形(部分):/comparetest/a/comparetest/b/comparetest/equal练习：设计一个字节(8位)比较器。要求：比较两个字节的大小,如a[7:0]大于b[7:0]输出高电平，否则输出低电平，改写测试模型,使其
4、能进行比较全面的测试。练习二.简单时序逻辑电路的设计目的：掌握基本时序逻辑电路的实现。在VerilogHDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的VerilogHDL模型,我们通常使用always块和@(posedgeelk)或@(negedgeelk)的结构来表述吋序逻辑。下面是一个1/2分频器的可综合模型。//halfelk.v:modulehalfclk(reset,elkin,elkout);inputclk_in,reset;outputelkout;regelkout;always@(p
5、osedgeclk_in)beginif(Ireset)elkout=0;elseclk_out=^clk_out;endendmodule在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的。对于rg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确地观察到仿真结果，在可综合风格的模块中我们通常定义一个复位信号reset,当reset为低电平时,对电路屮的寄存器进行复位。测试模块的源代码：//elkTop.vtimescaleIns/100psdefineelkcycle50m
6、oduleelkTop・vregelk,reset;wireclkout;always#clk_cycleelk=elk;initialbeginelk=0;reset=1#100reset=0#100reset=1#10000$stop;endhalfelkhalfclk(・reset(reset)elk(elkin),・elkout(elkout));endmodule仿真波形:/clk_Top/clk_in—/clk_Top/reset/clk_Top/clk_out练习：依然作clk.in的二分频clk_out,要求输
7、出与上例的输出正好反相。编写测试模块,给出仿真波形。练习三.利用条件语句实现较复杂的时序逻辑电路目的：掌握条件语句在VerilogHDL中的使用。与常用的高级程序语言一样，为了描述较为复杂的时序关系，VerilogHDL提供了条件语句供分支判断吋使用。在可综合风格的VerilogHDL模型中常用的条件语句有if...else和case...endcase两种结构，用法和C程序语言中类似。两者相较，if...else用于不很复杂的分支关系，实际编写可综合风格的模块、特别是用状态机构成的模块时，更常用的是case...endcas
8、e风格的代码。这一节我们给的是有关if...else的范例，有关case...endcase结构的代码已后会经常用到。下面给出的范例也是一个可综合风格的分频器，是将10M的时钟分频为500K的时钟。基本原理与1/2分频器是一样的，但是需要定义一个计数器，以便准确获得1/20分
