四位加法并行器

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1、EASTCHINAINSTITUTEOFTECHNOLOGY课程设计报告课程设计题目：四位加法并行器学生姓名:黄冲专业：计算机科学与技术班级：1120702学号：201120070231指导教师:汪宇玲2014年01月05日目录一、需求分析1二、总体设计1三、详细设计3四、设计步骤7五、设计心得12六、参考文献12、需求分析:1・掌握并行加法器的原理及其设计方法。2・熟悉CPLD应用设计及ispDesignexepertProjectnavigator软件和CMPP的使用。二、总体设计：1）实验设备：1・TDN-CM+或TDN-CM++教学实验系统一套。2・PC

2、微机一台。3・CMPP和ispDesignexepertProjectnavigator2）实验原理:本节设计使用大规模可编程逻辑器件CPLD来设计实现一个4位的并行进位加法器。传统的数字系统设计只能是通过设计电路板来实现系统功能，而釆用可编程逻辑器件，则可以通过设计芯片来实现系统功能。从而有效地增强了设计的灵活性，提高了工作效率。并能够缩小系统体积，降低能耗，提高系统的性能和可靠性。实验系统中采用的器件是Lattice公司的ispLSI1032芯片，isp是指芯片具有“在系统可编程功能”，这种功能可随时对系统进行逻辑重构和修改，而冃只需要一条简单的编程电缆和一

3、台PC计算机就可以完成器件的编程。ispLST1032芯片的等效逻辑门为6000门，具有128个宏单元，192个触发器和64个锁存器，其共有84个引脚，其中64个为I/O引脚oispLSI1032芯片的结构图如图2.2-1所示。OutputRoutingPool两两两两网网耐两-8Xgu-sOHGloabRoutinePool(GRP)LogicAxrayOiHpiHRculmgpoo-BOBlB2B5B6B7OutputRoutingPoolM-H-4CLK2.2-11032芯片结构对该器件的逻辑系统设计是通过使用硬件描述语言或原理图输入来实现的，硬件描述语言

4、有ABEL、VHDL等多种语言，本节实验是使用原理图输入来进行编程的。下面是一个用原理图输入设计一个四位并行加法器加法器的例了。该加法器采用并行进位，有两组四位加数A3〜AO、B3—B0输入，四位本地和F3—F0输出，一个低位进位CO输入及一个本地进位CY输出。系统采用ispDesignEXPERT软件来对可编程逻辑器件ispLSI1032进行编程设计实验。ispDesignEXPERT可采用原理图或硬件描述语言或这两种方法的混合输入共三种方式来进行设计输入，并能对所设计的数字电子系统进行功能仿真和时序仿真。其编译器是此软件的核心，它能进行逻辑优化，并将逻辑映射

5、到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。该软件支持所有Lattice公司的ispLST器件。三、详细设计：XnYn1）加法器是计算机的基本运算部件之一。（1）若不考虑进位输入,两数码Xn,Yn相加称为半加，如下图为半加其功能表:XnYnHn000101011110（a）半加器功能表产猝QFa~>产…•…⑹半加器逻辑图(2)将XnYn以及进位输入Cn・l相加称为全价，其功能表如下图:XnYnCn-1FnCn0000000110100101010101010011011100111111a.(全加器功能表)⑹全加器的逻辑图由功能表可得全加和Fn和

6、进位输出6表达式：Fn=XnYnCn-l+lCnYnCn-l+XnYnCn-l+XnYnCn-1Cn=XnYnCn-l+XnYnCn-l^XnYnCn-1+XnYnCn-1Fn还可以用两个半加器来形成：Fn二Xn㊉Yn㊉Cn-1如此，将n个全加器相连可得n位加法器，如图：X3Y3FlF2F3X4Y4YnF4但加法时间较长，只是因为其位间进位使串行的传送的，本位全加和Fi必须等低位进位Ci-l来到后才能进行，加法时间与位数有关，只有改变进位逐位传送,才能提高加法器的工作速度。因此，只要使各位的进位不需依赖上一个进位即可。所以我们采用“超前进位产生电路”来同时形成各

7、位进位，从而实现快速加法，这就是超前进位加法器的设计思想来源。2)超前进位超前进位产生电路是根据各位进位的形成条件来实现的。只要满足下列二条件中任一个，就可以形成C1,(1)X1,Y1均为1(2)XI,Y1任一个位1,冃进位CO位1。可以写出Cl的表达式为C1=X1Y1+(X1+Y1)CO只要满足下述条件中任一个即可形成C2,(1)X2,Y2均为1；(2)X2,Y2任一为1,KX1,Y1均为1；(3)X2,Y2任一为1,同时XI,Y1任一为1,且CO为1。可以写出C2的表达式为C2=X2Y2+(X2+Y2)X1Y1+(X2+Y2)(Xl+Yl)CO由上，同理可得

8、到C3=X3Y3+(X3