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1、数据采集卡FPGA平台设计概要版本历史:版本设计审核批准备注V0.1肖晖2009-7-17.初次制定。V0.2田云钧2009-9-9.扩充V0.3田云钧2009-9-15,详细完善V0.4田云钧2009-10-15,修改V0.5田云钧2009-11-6,完成仿真模块,并对设计做了必要的修改完善V0.6m云钧2009-11-27,修改设计,ADV7181的输出设置为YcrCb格式，DDR格式的RGB数据输出方案暂且搁置。本次改动不人V0.7田云钧2010.03.01添加单片机控制单元软件设计V0.8田云钧2010-3
2、-31去掉ADV7181C,一片FPGA采两路LVDS信号V0.9田云钧2010-5-20修改dout模块设计V1.0田云钧2010-8-26阶段性更新第一章系统组成概述41」系统组成概述41」」系统纽成如卜图所示：41.1.2硬件资源估算51.1.3单片机控制单元61.1.4视频解码芯片71.1.5FPGA模块7第二章FPGA内部逻辑设计82」FPGA内部逻辑总体框图以及简要说明82」」LVDS模块82.1.2界步FIFO模块82.1.3DOUT模块92.1.4系统主控模块92.2了模块设计92.2.1DCM设计
3、92.2.2数据采集单元设计102.2.3异步FIFO单元152.2.4DOUT单元设计152.2.5系统控制单元设计19第一章系统组成概述1.1系统组成概述1.1.1系统组成如下图所示：RESET1SPI；1-1■1I.DAIAKWLVDSCLK.LVDSDA1Ap1；!!FPGADCLKOUl-^单片机LVDSCLKLVDSDA1Ap*J
4、LVDbDAIAP*1
5、LVDSCLK.LVD5DA1/XPM1DS9OC62O2Dkclk«1Ut1DS90C3202LDA1AFPGALPA1AIP»1DA1AlAJ1
6、
7、lJ
8、DSIBCJL1ALXLKUU1AKDA1AOLI)1J
9、SP12LRESET2木系统使用两片XILINX公司的SPARTAN3A系列XC3S700A芯片作为数据采集系统的主要处理单元，单片机通过SPI的方式与FPGA通信。系统电源设计在上图屮未出现，将使用单一5V,2A电源输入，系统内部将其转换成合适的电压，推荐使川TPS54616(3.3V),TPS64613(1.5V)和线性控制芯片从3.3V变换到2.5V两片FPGA采用相同的设计逻辑，共用一片初始化芯片。采用6层板设计。1.1.2单片FPGA硬件资
10、源估算序号项目需求提供说明1时钟38满足耍求2单端IO151372DS90C3202(71*2),单片机(5),LED(4)3差分1018对165对FPGA输出LVDS信号4RAM62Kb360Kb至少62Kb界步FIFOo5slices9•5888下面列出所有与FPGA相连的10oDS90C3202将接收到的LVDS信号解码，输出70位的并行数据和1路时钟信号这样FPGA需要71根线与DS90C3202相连。引脚名称10(相对FPGA)说明RXEA[0..6]输入偶场数据RXEB[0..6J输入偶场数据RXEC1
11、0..6]输入偶场数据RXED[0..6]输入偶场数据RXEE[0..6]输入偶场数据RXOA[0.,6]输入奇场数据RXOBL0..6J输入奇场数据RXOC[0..6]输入奇场数据RXOD[0..6]输入奇场数据RXOE[0..6]输入奇场数据RCLKOUT输入时钟LVTTL输出需耍注意的是一片FPGA对应两片DS90C3202单片机与FPGA连接的IO,选用2051单片机作为主控单元单片机通过SPI接口与FPGA通信，并通过软件对FPGA复位，所以一共需要7根线。引脚名称10(相对FPGA)说明Reset输入复
12、位SCS输入片选SCLK输入时钟SMOSI输入主出从入SMISO输出主入从出RW读写控制低为读，高为写SEL通道切换sei为0时，选择A通道，否则选择B通道FPGA的输出，输出为LVDS信号，需要16位的数据，一个时钟信号，以及一个数据有效信号，共计18对差分信号。FPGA内部的RAM资源足够满足我们所开的界步fifo的深度。时钟源有三个:两个DS90C3202解码得到的LCLK,以及系统的时钟输入SYSTEMCLKo这三个时钟将输入到DCM,这样一共需要3个DCMo这样,FPGA—共需要71*2+7+4=153个
13、单端10,18对差分10,3个DCM。我们选择的FPGA型号为XC3S700A,可以满足该系统要求。1.1.3单片机控制单元单片机通过SPI与FPGA通信，主控制单元（单片机）由上位机通过串口发送指令控制该采集板的工作，同时FPGA系统的复位以及对FIFO内容的清除也市单片机完成。主机通讯控制要求，控制方式为上位机通过串口发送相应控制指令的模式1.全部通讯采
