第13章触发器及时序逻辑电路习题

《第13章触发器及时序逻辑电路习题》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、第十三章触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作川的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而H还与电路的原来状态有关。1・双稳态触发器双稳态触发器的特点：1).有两个互补的输出端0和0。2)・有两个稳定状态。“1”状态和“0”状态。通常将0二1和。=0称为“1”状态，而把Q二0和。=1称为“0”状态。3).当输入信号不发生变化时，触发器状态稳定不变。4)・在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。按其逻辑功能，触发器可分为：RS触发器,JK触发器、D触发器、卩触发器和7’触发器。各时钟控制触发器的

2、逻辑符号和逻辑功能见表13.1.1：表13.1.1钟控制触发器的逻辑符号和逻辑功把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一•种功能的触发器。2・同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1.由给定的逻紺电路图写出下列各逻辑方程式：（1）各触发器的特性方程。（2）各触发器的菠动方程。（3）时序电路的输出方程。2.将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。3.根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。4.根据电路的状态转换图说明该时序逻辑电路的逻辑功能。3.典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是

3、寄存器和计数器。1）寄存器寄存器是用來存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，乂能在时钟脉冲的作川下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循坏移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。2）计数器计数器是一-种对输入脉冲数目进行计数的吋序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定吋、分频等，在计算机及数字系统中应用极广。计数器种类很多，通常有如下不同的分类方

4、法。（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。（3）按工作方式可分为同步计数器和异步计数器。集成电路74161型四位同步二进制计数器（a）外引线排列图图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号,其中斤d是异步心0J,Q：■4Q、RCO>CPLD74161（b）逻辑符号图13.1.174161型四位同步二进制计数器淸零端，LD是预置数控制端，生生儿人。是预置数据输入端，EP和ET是计数控制端，5020©是计数输出端，RCO是进位输出端。74161型四位同步二进制计数器具有

5、以下功能：①异步清零。斤d=0时,—计数器输出被直接清零，与其他输入端的状态无关。②同步并行预置数。在^d=1条件下，当LD=（）且有时钟脉冲CP的上升沿作用时，仏、人2、£、4（）输入端的数据〃3、〃2、d「d（）将分别被@、0、0、Q（）所接收。①保持。在Rd=LD=1条件卜当ETEP=0,不管有无CP脉冲作用，计数器都将保持原有状态不变。需要说明的是，当EP=Q,ET=1时，进位输出RCO也保持不变；而当ET=0时，不管EP状态如何，进位输出RCO二0。④计数。当Rn=LD=EP=ET=l,且有时钟脉冲CP的上升沿作用时，74161处于计数状态。集成电路74LS290异步十进制计数器

6、。其外引线排列图如图13.1.2所示。它由一个一位二进制计数器和一个异步五进制计数器组成。如杲计数脉冲由CP。端输入，输出由Qo端引出，即得二进制计数器；如果计数脉冲由C片端输入，输出IIIQ3Q2Q}引出，即是五进制计数器；如果将Q()与C片相连，计数脉冲由Cf输入，输出由03002引出，即得8421码十进制计数器。因此，乂称此电路为二-五-十进制计数器。当复位输入心⑴=&)(2)=1，且置位输入59(1)-59(2)=0时,74LS290的输出被直接清零;只要置位输入59(1)=S9(2)=1,则74LS290的输出将被直接置9,即Q3Q2Q}Q,=1001:只有同时满足心⑴•心⑵"和

7、59(1)•S9⑵=0时，才能在计数脉冲(卜•降沿)作用下实现二-五-十进制加法计数。U(fR"CP,CP.,Q、0冋同冋回回⑥国74LS290SgSt2>0Q,GND图13.1.274LS290异步十进制计数器4・通用集成定时器555通川集成定时器555是一种将模拟电路和数字逻辑电路巧妙地组合在一起的中规模集成电路。通川集成定时器的内部逻辑电路图如图13.3.3所示，它市三个电阻值为50的电阻组成的分压器、两个比较器G