TMS320C54x基本结构

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1、第六章TMS320C54x基本结构§6.1TMS320C54x结构简介§6.2内部总线结构§6.3中央处理单元（CPU）§6.4存储器§6.5小结【重点难点】★DSP芯片的总线结构及其作用★DSP芯片中央处理单元（CPU）的组成及各部分的功能★DSP芯片存储器结构和存储空间的组织与分配★C5416的存储器映射寄存器TMS320C54x结构简介§6.1TMS320C54x结构简介一、内部总线结构：★一组程序总线（PB）★三组数据总线（CB、DB和EB）★四组地址总线（PAB、CAB、DAB、EAB）二、CPU组成部分：★一个40位的算术逻辑单元（ALU)★乘法器／加法器单元（MAC)★两个40位

2、的累加器（A和B)★桶形移位器★比较、选择和存储单元★指数编码器★CPU状态和控制寄存器TMS320C54x结构简介§6.2总线结构总线结构◆1条程序总线（PB）：用于从程序存储区提取指令和常数，其中存放在程序存储区的常数叫做立即数操作数。◆3条数据总线（CB、DB和EB）：连接各个组成部分◇CB和DB传送从数据存储器读出的操作数；◇EB总线传送要写入到存储器中的数据；◆4条地址总线（PAB、CAB、DAB和EAB）：传送执行指令所用的地址。表6-1各种读/写方式用到的总线读/写方式地址总线程序总线数据总线PABCABDABEABPBCBDBEB程序读√√程序写√√单数据读√√双数据读√√√√

3、长数据(32位)读√hw√lw√hw√lw单数据写√√数据读/写√√√√双数据读/系数读√√√√√√外设读√√外设写√√总线结构§6.3中央处理单元（CPU）中央处理单元（CPU）§6.3.1算术逻辑单元（ALU）1、ALU的输入★ALU的X输入源1）桶形移位寄存器的输出。2）来自数据总线DB的数据存储器操作数。★ALU的Y输入源1）累加器A中的数据。2）累加器B中的数据。3）来自数据总线CB的数据存储器操作数。4）T寄存器中的数据2、ALU的输出ALU的输出为40位，被送往累加器A或B。3、溢出处理①若OVM=0，则对ALU的运算结果不作任何调整，直接送入累加器；②若OVM=1，则对ALU的

4、运行结果进行调整。当正向溢出时，将32位最大正数007FFFFFFFH装入累加器；当负向溢出时，将32位最小负数FF80000000H装入累加器。③溢出发生后，状态寄存器ST0中与目标累加器相关的溢出标志位（OVA或OVB）置1，直到复位或执行溢出条件指令。中央处理单元（CPU）◆饱和算法：当发生计算结果大于可表示的最大值或者小于可表示的最小值的时候，结果为这个最大值或者最小值。◆非饱和算法：如果结果溢出则直接去掉溢出位，剩下的就是结果。中央处理单元（CPU）4、进位位★进位位C的功能：①用来指明是否有进位发生；②用来支持扩展精度的算术运算；③可作为分支、调用、返回和条件操作的执行条件。★注意

5、：①进位位C不受装载累加器操作、逻辑操作、非算术运算和控制指令的影响；②进位位的值通常可以用用指令（RSBX置0和SSBX置1）直接进行设置；③硬件复位时，进位位置1。中央处理单元（CPU）5、双16位算术运算在单个周期内进行两次16位加法或两次16位减法运算。6、其他控制位TC——测试/控制标志，位于ST0的12位；ZA/ZB——累加器结果为0标志位。中央处理单元（CPU）中央处理单元（CPU）§6.3.2累加器(A/B）39•••3231•••1615•••0累加器AAGAHAL保护位39•••32高阶位31•••16低阶位15•••0累加器BBGBHBL保护位高阶位低阶位BGAG保护位：

6、AG、BG39~32，作为算术计算时的数据位余量，以防止迭代运算中的溢出。BGAGBHAH高阶位：AH、BH31~16；BHAHBLAL低阶位：AL、BL15~0。BLAL累加器A和累加器B的唯一差异在于累加器A的（16～31）位可以用作乘累加单元的一个输入。1、保存累加器的内容①使用STH、SACCD和并行存储指令存储累加器内容:先将累加器内容移位，再将高16位存入存储器。右移存储：AG(BG)右移AH(BH)，AH(BH)存入存储器；左移存储：AL(BL)左移AH(BH)，AH(BH)存入存储器。②使用STL指令存储累加器内容:先将累加器内容移位，再将低16位存入存储器。右移存储,AH(B

7、H)右移AL(BL),AL(BL)存入存储器；左移存储,AL(BL)左移AH(BH),低位补0,AL(BL)存入存储器。注意：①移位操作是在存储累加器内容的过程中同时完成的；②移位操作是在移位寄存器中完成的，累加器的内容保持不变。中央处理单元（CPU）中央处理单元（CPU）例6-1：假设累加器A＝FF43211234h，执行带移位的STH和STL指令操作后，求数据存储单元TEMP和累加器A中的结果