在嵌入式系统中增加硬件加速器

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1、白皮书在嵌入式系统中增加硬件加速器，降低功耗并不是所有的功能都同样适用于解决电路频率问题。当硬件能够同时执行几个操作时，并行工作的功能会运行的更快一些，在一定时钟速率下，性能会更好，而在性能相同时，可以降低时钟速率。在芯片设计中增加硬件能够降低功耗要求，同时保持性能不变。引言人们在嵌入式系统上的设计经验一直是认为增加硬件会提高功耗。但是，仔细的使用硬件加速器打破了这一经验：增加硬件会降低功耗。通过分析算法，在可编程逻辑中实现合适的加速器，开发人员不但提升了嵌入式计算系统的设计性能，而且同时降低了功耗。测试结果表明，加速器扩展了综合考虑选项，

2、从相同功耗下性能提高200倍到相同性能时功耗降低90%。由于历史原因，可编程逻辑一直背负了高功耗逻辑设计方法这一名声。经验认为，在一定的工艺技术条件下，集成电路的功耗大致与芯片面积成正比，可编程逻辑实现的设计规模一般要大于硬线逻辑。这虽然是暗示，但实际是一种误导。对于集成电路，比面积相关功耗更重要的是频率相关功耗。当晶体管切换状态时，CMOS电路吸收大部分电流，因此电路工作频率对功耗的影响要远远大于芯片面积的影响。频率越高，功耗要求就越大。这样，设计人员有可能通过增加电路来降低功耗，前提条件是增加硬件能够显著降低时钟速率。多年以来，嵌入式处

3、理器依靠定制硬件来加速常用的算法，例如，图像或者信号处理等，在单位时钟周期中完成更多的工作。这一方法虽然提高了系统性能，但是没有降低系统时钟或者动态功耗。如果采用硬件能够加速软件算法同时降低时钟频率，那么，不但能降低功耗还同时满足了系统性能要求。然而，并不是所有的功能都同样适用于解决电路频率问题。对于顺序处理，在开始下一步骤之前必须完成本步骤，增加电路带来的好处不大。另一方面，当硬件能够同时执行几个操作时，并行工作的功能会运行的更快一些。这意味着，在一定时钟速率下，性能会更好，而在性能相同时，可以降低时钟速率在芯片设计中增加硬件能够降低功耗

4、要求，同时保持性能不变。Mandelbrot实例为演示设计人员取得的这类低功耗效果，使用50-MHzAlteraEP3C25F324开发了基于低成本FPGA的设计实例，它具有25K逻辑单元(LE)、66个M9K存储器模块(0.6Mbits)、16个18x18乘法器模块以及4个PLL。设计使用Altera®Nios®II嵌入式处理器执行Mandelbrot算法，计算不规则碎片。虽然使用了规模相对较小的FPGA，微处理器也只占用了部分FPGA资源。这为增加其他硬件来加速算法执行留下了空间(图1所示)。WP-01112-1.02009年9月，1.

5、0版1在嵌入式系统中增加硬件加速器，降低功耗Altera公司图1.处理器系统典型结构图采用一个处理器，以及一个处理器和5个硬件加速器分别进行评估。AlteraCyclone®III和Stratix®III产品系列容量远远大于测试器件，设计人员可以更全面的进行综合考虑。基线测试表明，NiosII处理器单独工作时需要4.35亿时钟周期来能够完成一帧Mandelbrot的计算。增加一个硬件加速器后，运算要求降到4百90万时钟周期——性能提高了近90倍(图2，左侧)，而功耗没有明显增加。与一个处理器相比，再增加四个硬件加速器后，性能提高了435倍。

6、增加的加速器功耗仅比CPU多出90%(图2，右侧)。图2.增加硬件加速器对系统性能(左侧)和功耗(右侧)的影响降低系统时钟频率性能提高435倍后，大大提高了计算余量，从而能够进一步降低功耗。一种实现方法是降低整个设计的时钟。如图3所示，即使采用一个加速器，整个设计可以运行在1MHz，而性能仍然优于仅采用一个80MHzCPU的情况。2Altera公司在嵌入式系统中增加硬件加速器，降低功耗图3.降低系统时钟频率的效果同时，大大降低了功耗。与运行在80MHz的一个CPU功耗132mW相比，设计采用CPU和一个加速器，运行在1MHz时，功耗只有12

7、mW，而性能提高了近两倍。如果考虑5个加速器的设计，功耗能够降到不到一个CPU的五分之一，性能提高5倍以上。降低加速器时钟频率然而，在很多应用中，加速硬件只对部分算法有效果。在这种情况下，降低整个设计的时钟频率会对其他功能有不利影响。而实际情况是应用软件有可能要求处理器采用更高的时钟频率来运行。此时，仍然可以通过降低加速器时钟频率进一步降低功耗。开发人员可以评估各种硬件模块在不同时钟频率下对性能和功耗的影响。这一设计实例中使用的FPGA支持多时钟域，因此，CPU及其加速硬件可以分别采用自己的最佳速度进行工作。通过调整每个域的时钟速率，开发人

8、员可以确定需要的最小功耗，同时获得满意的性能。考虑这样一个实例，嵌入式设计人员希望处理器以80MHz执行程序，将大计算量的算法卸载到时钟频率较低的硬件中。在测试中，嵌入式处理器以