倒计时器的设计

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1、赣南师院物理与电子信息学院数字电路课程设计报告书姓名:班级：电子信息工程09级学号：090802053时间：2011年6月6日15论文题目倒计时器的设计课程论文要求1．任务要求设计一个99s到0s时间限制计时器。2．性能指标要求：  （1）工作时间可在1—99S内任意设定。（2）99S计时器是递减计时器，间隔为1S。能用LED数码管显示剩余工作时间，还能显示到1/10秒。(3)减1计时到零时(工作时间到)，并自动停止计时。(4)具有暂停/继续工作、清零复位和启动计时功能。3．设计与测试按任务要求，设计电路，计算参数，选择元器件。根据所设计电路原理图，选择所

2、需元器件连接电路，并按照调试步骤进行调试。4.成果要求(1)课程设计说明书一本。要求：内容完整，图表完备，字迹工整，条理清晰，分析有据。(2)所用元器件清单(3)电路实体和仿真。要求：电路必须有仿真结果（可利用Multisim进行电路仿真分析），该电路实体必须是自己安装调试通过并达到性能指标要求的电路实体。参考器件：两片CD40110一片555、共阴LED显示器2块，电阻、发光二极管等5．答辩在规定时间内，完成叙述并回答问题。15（1）设计过程一电路设计原理与设计电路1.1设计原理我们可以用555时基电路构成的多谐振荡器来产生频率为10Hz的脉冲，即输出周

3、期为0.1秒的方波脉冲，将该方波脉冲信号送到计数器74LS192的CP减计数脉冲端,再通过译码器74LS48把输入的8421BCD码经过内部作和电路“翻译”成七段（a，b，c，d，e，f，g）输出，显示十进制数，或者将该方波脉冲信号送到减法计数器CD40110的CP减计数脉冲端,通过计数器把8421BCD码经过内部作和电路“翻译”成七段（a，b，c，d，e，f，g）输出，显示十进制数将该方波脉冲信号送到减法计数器CD40110的CP减计数脉冲端,通过计数器把8421BCD码经过内部作和电路“翻译”成七段（a，b，c，d，e，f，g）输出，显示十进制数，然然

4、后在适当的位置设置开关或控制电路即可实现计数器的直接清零，启动和暂停/连续、译码显示电路的显示。1.2设计方案1.2.1方案一我们可以用555时基电路构成的多谐振荡器来产生频率为10Hz的脉冲，即输出周期为0.1秒的方波脉冲，将该方波脉冲信号送到计数器74LS192的CP减计数脉冲端,再通过译码器74LS48把输入的8421BCD码经过内部作和电路“翻译”成七段（a，b，c，d，e，f，g）输出，显示十进制数，或者将该方波脉冲信号送到减法计数器CD40110的CP减计数脉冲端,通过计数器把8421BCD码经过内部作和电路“翻译”成七段（a，b，c，d，e，

5、f，g）输出，显示十进制数，然然后在适当的位置设置开关或控制电路即可实现计数器的直接清零，启动和暂停/连续、译码显示电路的显示。1.2.2方案二我们可以用555时基电路构成的多谐振荡器来产生频率为10Hz的脉冲，即输出周期为0.1秒的方波脉冲，将该方波脉冲信号送到减法计数器CD40110的CP减计数脉冲端,通过计数器把8421BCD码经过内部作和电路“翻译”15成七段（a，b，c，d，e，f，g）输出，显示十进制数，然后在适当的位置设置开关或控制电路即可实现计数器的直接清零，启动和暂停/连续、置数、译码显示电路。所以经过初步的设计，可以确定该系统应包括秒脉

6、冲发生器、计数器、译码显示电路、辅助时序控制电路(简称控制电路)等4个部分构成。其中，方案一和方案二都是由计数器和控制电路是系统的主要部分。计数器完成99s倒计时功能，而控制电路具有直接控制计数器的启动计数、暂停、连续计数、译码显示电路的显示以及工作时间的调节。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。如图2方案一的秒脉冲发生电路、3方案二的秒脉冲发生电路，对比方案一和方案二可以发现，方案一太过复杂，方案一要用到五个集成块，而且对于集成块与集成块所组成的电路很容易产生较大的误差，如果结果没有出来，检查错误也好困难。所以比较

7、方案一，二。方案一容易出错，而方案二比较简单，焊接相对方案一比较简单，误差比较小，参数比较容易，简单。误差不会很大。结果比较容易出来，可减少时间，等等，所以综上所述，方案二比方案一更好，所以在焊接电路板时选择方案二。系统设计框图如图1所示。脉冲发生器计数器计数器十位显示个位显示1/10位显示译码器译码器译码器计数器其他电路控制电路图1　系统设计框图15图2方案一的秒脉冲图3方案二的秒脉冲发生电路１.3各分电路功能分析1.3.1脉冲发生电路555定时器15555定时器主要是通过外接电阻R和电容器C构成充、放电电路,并由两个比较器来检测电容器上的电压,以确定输

8、出电平的高低和放电开关管的通断。这就很方便地构成从微秒到数十分钟的