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时间:2019-08-06
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1、实验一FPGA开发环境入门组合逻辑设计一、实验目的1.了解FPGA开发环境及基本操作。2.熟悉基于FPGA的数字设计方法和步骤。3.掌握电路的综合和实现。4.掌握电路仿真与时序分析。5.熟悉3/8线译码器工作原理6.设计5人表决器。二、实验内容和基本原理1、3/8线译码器(1)以3/8线译码器为例,以Basys2开发板中的三个拨位开关,SW2,SW1,SW0为三个输入信号,可以代表8种不同的状态,该译码器对这8种状态译码,并把所译码的结果在八个发光二级管(LD7~LD0)上显示。(2)输入与输出之间逻辑关系2、5人表决器(1)以Basys2开发板中的5个拨位
2、开关,SW4,SW3,SW2,SW1,SW0为7个输入信号,可以代表5个表决的人,当5个人中有3个以上同意时,则表决通过,将表决的结果在LD0上显示出来。(2)当表决通过时,将通过票数在最右侧在数码管(SEG0)上显示出来。(1)表决票(SW4~0)与表决结果(LD0)真值表:表决票与表决结果真值表输入输出ABCDEF001111010111011011011101100111101011101101110011110101111001011111101111110111111011111101111111others0(2)表决票与表决结果真值表所对应的输
3、入输出关系逻辑表达式:(学生自行填写)(3)人数统计加法器设计:(学生自行填写)(4)7段数码管静态显示。数码的显示方式一般有三种:字型重叠式、分段式、点阵式,目前以分段式应用最为普遍,主要器件是七段发光二极管(LED)显示器。它可分为两种,一是共阳极显示器(发光二极管的阳极都接在一个公共点上),另一是共阴极显示器(发光二极管的阳极都接在一个公共点上,使用时公共点接地)。Basys2开发板使用的数码管为四位共阳极数码管,每一位的共阳极7段数码管由7段发光LED组成,呈条字状,7个发光LED的阳极连接在一起,阳极分别连接至FPGA相应引脚。an0、an1、an
4、2和an3为四位7段数码管的位选择端。当其值为“0”时,相应的7段数码管被选通。Basys2开发板使用的数码管三、实验步骤1、新建一个工程,命名为vote.xise。2、新建一个Verilog源文件,命名为vote.v,编写源文件。3、综合4、新建一个测试文件,命名为test.v,编写测试文件进行波形仿真。5、新建一个约束文件,命名为vote.ucf。6、实现7、生成编程文件8、下载9、功能测试四、实验报告要求1、实验报告内容上应包括:1)实验目的。2)实验内容及基本原理。3)主要实验设备型号及技术指标(计算机,Basys2开发板,ISE开发环境版本)。4)
5、实验方案与测试记录(实验方案包括进行实验的硬件电路、Verilog程序、操作步骤,测试记录包括实验过程中测得的主要数据和现象)5)实验结果分析(分析实验过程中获得的数据、仿真波形、现象或问题的正确性和必然性,分析产生不正确结果的原因和处理方法)。6)思考题回答。2、撰写实验报告。实验报告各项内容都要填好,不能空缺。源代码和图可以打印,其它内容手写。2、画出实现表决票与表决3、思考题1)画出实现投票表决结果真值表部分功能的门电路设计。2)画出实现通过人数统计结果部分功能的门电路设计。4、在实验报告中写出:VerilogHDL语言的设计代码(程序要有详细的注释和
6、功能说明)、VerilogHDL语言仿真代码、仿真结果、引脚分配的约束文件代码。附:3/8译码器ISE开发流程1、建立工程。①选择菜单“File”→“NewPreject”。点击NewProject②进入新建工程向导对话框输入工程名字:experiment1工程所在目录点击“Next”按纽顶层源文件类型①点击“Next”后,进入工程设置对话框。产品范围(productcategory)芯片的系列(Family)具体的芯片型号(Device)封装类型(Package)速度信息(speed)综合工具(SynthesisTool)仿真工具(Simulator)语言
7、偏好(VHDL/Verilog)点击“Next”按钮对如下选项进行设置:Family:Spartan3EDevice:XC3S100EPackage:CP132TOP-LevelSource:HDLSynthesisTool:XST(VHDL/Verilog)Simulator:ISim(VHDL/Verilog)PreferredLanguage:Verilog②点击“Next”后,进入工程摘要对话框。点击“Finish”按钮①点击“Finish”后,完成工程的创建。生成空的工程框架1工程名器件名字12、建立Verilog源文件。①选中器件名字,点击鼠标右
8、键,弹出一个快捷菜单。选中器件名字,点击鼠标右键选中
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