单片机并行接口

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1、8051具有4个p1—p3并行口。P0口锁存器构成一个锁存器通常用时序电路（时序的单元电路是触发器，一个触发器可保存一位二进制数）。D触发器构造了一个锁存器，cp控制端，q、输出端。对于d触发器，输入端存信号，cp信号不来，无法传送到q上。Cp一旦到了，相应d输入端数据传送到输出端。Cp写入信号小时之后，q端还会保留上一次d的输出，马上cp写入信号又来，q的内容跟着变化。多路开关（数据选择器MUX）p0口有8位，有8个同样的电路。缓冲器三态门组合电路（TTL门）有一个控制端控制着缓冲器是不是连通。一旦控制器有效，缓冲器打开，输入端内容反应到输出端，如果控制端无效，输出端是高阻抗状态（即不是高

2、电平也不是低电平，是悬空的状态）P0口做普通I/O口p0.x输入某个数据读引脚有效读锁存器q。读锁存器有效Mux多路开关两个输入端可通过系统的选择，可将输入端接在锁存器上还是地址/数据上，如果是接在锁存器上，p0口输出端和锁存器通过2个mos管（2个mos管构成推拉式的输出结构，特征：两个管如果一个管导通，另一个截止），推拉式的输出电流大，负载强。P0口做I/O口用输出将内部总线的数据通过d输出到p0口，在写入脉冲的控制下，将输入信号输入端到q（输出端），由端输出，到q——d输入两种形式1、p0口直接读端口（8个）读引脚要有效，进入数据总线。2、读锁存器将锁存器口输出端的内容读。由于mux的

3、存在，p0复用口，I/O读锁存器有效，另一种数据/地址复用线，对于p0口，一般不把它作为简单的I/O。而是作为复用线，控制端（控制、一端引入与门进去，一端接入mux。地址/数据有数据，一端接与门的输入端，专门的另一端接控制。通过反相器进入mux，地址/数据信号和mux信号相反）锁存器数据输出80514个并行口p0——p3，共32根I/O4个口每个都具有双向I/O，均可作数据输入/输出使用，每个接口内部都有8位数据输出锁存器、一个输出驱动器和一个数据输入缓冲器。Cpu数据从并行I/O口输出时可得到锁存，输入时可得到缓冲。分别看4个口结构和相应的功能P0口有8位，每个位的结构都一样P0口作为一般

4、的I/O的使用，也可以作为地址/数据线使用首先做I/O使用。内部控制端控制器会控制进入mux的转向操作，为0开关达到上边；为1开关达到下边。。p0口作为一般I/O口使用，t2连接到锁存器上，于是电路为锁存器接mux接p0。在正中情况下，p0口作为输入/输出的情况。假设此时p0作输出，由内部总线输出数据，通过写锁存器的控制打入，此时，打入0，Q=0，=1，这样，t2=1，使得t2导通，p0=0，控制=0，t1截止，相当于p0为漏极。内部总线=1，Q=1，=0，t2原极=0。T2也截止。就成悬浮状态，为了是高电平，必须上拉电阻。P0输入时t1仍是悬浮，属高阻抗输入如果一开始，锁存器肯定会有一个状

5、态，要么0，要么1。如果是0。如果内部总线是0，=1，t2=1，导通。地的低电平状态会连接到外部的输出引脚，这个引脚不再是高阻抗输入，为了使得输入是正确的。同时管子截至，要想作为输入口，先向p0口输出1。作为输入，先决条件输出1P0口有两种输入，固有两个缓冲器，1、读锁存器2、读引脚先输出1。使t2截止控制信号=0，t1截止。Mux接锁存器双向口P0口作输出口，输出锁存，漏极开路输出，须外接上拉电阻，p0口中的输出可驱动8个TTL负载P0口作输入口，悬浮状态某一个高阻抗的输入口，（1）读锁存器，适应“读——修改——写”指令（2）读引脚先输出1，使t2截止，然后再读。P0口作为地址/数据总线使

6、用。P0能输出A0-7D0-7控制信号=1，p0端口作为地址/数据使用输出：地址/数据，不需外拉上拉电阻输入：数据，通过读引脚完成当8051片外扩展RAM，I/O口，ROM时，p0口必须作为地址/数据线使用。准双向口。P0作为地址/数据，内部控制信号=1，开关连到上边，这时，输出被截断。与=1，如果地址/数据=0，与门=0，t1截止，t2=1，t2导通，p0=0如果地址/数据=1，t1导通，相当于有上拉电阻，t2截止。P0也被拉成高电平。扩展时，须同外部进行数据交换，对外部进行寻址，所以必须把p0作为地址/数据线。P0口特点：1、用作I/O口相当于一个真正的双向口，输出锁存，输入高阻抗缓冲，

7、输入时需先将口置1，每根线可以独立定义为输入或输出。P1口结构P1口输出上有上拉电阻，p1口使准双向口。P1口语p0口的不同：不需mux，有内部上拉电阻。P1口语p0口的相同：作输入时，须先向锁存器写入1，p1口通常作为通用I/O，准双向口。没有第二功能，只能做I/O用输出：原先总线0，Q=0，=1，导通，p1口输入阻抗极低。为了保证正确的输1状态。总线1,Q=1，=0，t1截止，t1截止，阻抗很大读锁存器，