同步电路设计规范华为内部规范系列

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1、深圳市华为技术有限公司文档编号产品版本密级研究管理部文档中心V1.0秘密产品名称：同步电路设计技术及规则共27页同步电路设计技术及规则(仅供内部使用)FPGAGROUP文档作者：周志坚日期：1999/11/18研究部：日期：文档管理员：日期：深圳市华为技术有限公司版权所有不得复制同步电路设计技术及规则秘密请输入文档编号修订记录[P1]日期修订版本描述作者1999/11/181.00初稿完成周志坚2005-10-21版权所有，侵权必究第2页，共2页同步电路设计技术及规则秘密请输入文档编号目录1设计可靠性42时

2、序分析基础43同步电路设计53.1同步电路的优越性53.2同步电路的设计规则63.3异步设计中常见问题及其解决方法63.4不建议使用电路174SET和RESET信号处理185时延电路处理196全局信号的处理方法207时序设计的可靠性保障措施248ALTERA参考设计准则252005-10-21版权所有，侵权必究第3页，共3页同步电路设计技术及规则秘密请输入文档编号2005-10-21版权所有，侵权必究第4页，共4页同步电路设计技术及规则秘密请输入文档编号同步电路设计技术及规则1设计可靠性为了增加可编程逻辑器

3、件电路工作的稳定性，一定要加强可编程逻辑器件设计的规范要求，要尽量采用同步电路设计。对于设计中的异步电路，要给出不能转换为同步设计的原因，并对该部分异步电路的工作可靠性(如时钟等信号上是否有毛刺，建立-保持时间是否满足要求等）作出分析判断，提供分析报告。2时序分析基础电路设计的难点在时序设计，而时序设计的实质就是满足每一个触发器的建立/保持时间的要求。其它控制信号①组合DDQ逻辑QREG1REG2②CLK③T_cycleT1T1CLKCREG1TREG2(D)nn+1TsThCLK(REG2)Tnn+1RE

4、G2(Q)图1.1如上图所示，以REG2为例，假定2005-10-21版权所有，侵权必究第5页，共5页同步电路设计技术及规则秘密请输入文档编号触发器的建立时间要求为：T_setup，保持时间要求为：T_hold，路径①延时为：T1，路径②延时为：T2，路径③延时为：T3，时钟周期为：T_cycle，Ts＝（T_cycle＋△T）－T1，Th＝T1－△T，令△T＝T3－T2，则条件1.如果T_setup

5、EG2的D端，满足建立时间要求。反之则不满足；条件2.如果T_hold0时，T_hold受影响；当△T<0时，T_setup受影响。如果我们采用的是严格的同步设计电路，即一个设计只有一个CLK，并且来自时钟PAD或时钟BUFF（全局时钟），则△T对电路的影响很小，几乎为0；如果采用的是异步电路，设计中时钟满天飞，无法保证每一个时钟都来自强大的驱动BUFF（

6、非全局时钟），如下图所示，则△T影响较大，有时甚至超过人们想象。这就是为什么我们建议采用同步电路进行设计的重要原因之一。其它控制信号①组合DDQ逻辑QREG1REG2②组合CLK逻辑③图1.23同步电路设计3.1同步电路的优越性1.同步电路比较容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态；2.在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定；3.同步电路可以很容易地组织流水线，提高芯片的运行速度，设计容易实现；2005-

7、10-21版权所有，侵权必究第6页，共6页同步电路设计技术及规则秘密请输入文档编号下图是一个设计中所要准备采用的电路，该设计采用Xilinx的FPGA器件4062xla来实现，工作频率是32.768MHz（即图中CLK频率）。设计原打算在每隔60ns输出一个数据，即DATA。然而，我们在设计之前，考虑到256x7的同步RAM延时可能比较大，如果在加上其后的同步RAM延时的话，估计在60ns之内很难完成。该部分电路是整个设计中的一个关键路径，因此，我们在进行具体设计之前，先对这种电路结构进行了验证，事实证明我

8、们的担心是对的。正确的做法是，采用流水线方法，在256x7的RAM之后再加一个触发器，每个RAM都按60ns的速度读取数据，整个流程滞后60ns输出DATA。其它相关信号（在其它模块中）也随之滞后60ns输出。模块0模块1+1组合触发器逻辑DIN输出DINDATADOUTDOUT触发A器触发器WENA1输出ARAM32×6WENA0RAM256×7CLK图1.34.同步电路可以很好地利用先进的设计工具，如静态时序