EDA出租车自动计费器

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1、EDA课程设计报告题目：出租车自动计费器院系：信工系班级：电信二班学号：111608060211姓名：陈森目录摘要2引言3第1章整体设计说明41、设计要求42、设计内容及思路5第2章各模块的介绍51、电平转换模块52、等待时间显示模块73、行驶里程显示模块84、计费显示模块95、调用的计数器模块106、顶层模块10第3章管脚锁定及硬件连线12第4章程序下载与调试14设计心得体会15摘要VerilogHDL是一种硬件描述语言（HDL:HardwareDiscriptionLanguage），是一种用文本形式来描述数字系统硬件的结构和行为的Verilog语言，用它可以表示

2、逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。本文介绍了一种采用单片FPGA芯片进行出租车计费器的设计方法，主要阐述如何使用新兴的EDA器件取代传统的电子设计方法，利用FPGA的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使出租车计费器体积更小功能更强大。本设计实现了出租车计费器所需的一些基本功

3、能，计费包括起步价、行车里程计费、等待时间计费，同时考虑到出租车行业的一些特殊性，更注重了把一些新的思路加入到设计中。主要包括采用了FPGA芯片，使用VHDL语言进行编程，使其具有了更强的移植性，更加利于产品升级。引言人类社会已经进入信息化时代，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度降低的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数万个晶体管；后者的核心就是EDA技术[1]。没有ED

4、A技术的支持，想要完成超大规模集成电路的设计制造是不可想象的，反过来，生产制造技术的不断进步又必须对EDA技术提出新要求。EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（VerilogHDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件[2]。VerilogHDL是一种全方位的硬件描述语言，包括系统行为级、寄存器传输级和逻辑门级多个设计层次，支持结构、数据流和行为3种描述形式的混合描述，因此Ve

5、rilogHDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VerilogHDL来完成。另外，VerilogHDL还有以下优点：VerilogHDL的宽范围描述能力使它成为高层次设计的核心，将设计人员的工作重心转移到了系统功能的实现和调试上，只需要花较少的精力用于物理实现；VerilogHDL可以用简洁明确的代码描述来进行复杂控制逻辑的设计，灵活且方便，而且也便于设计结果的交流、保存和重用；VerilogHDL的设计不依赖于特定的器件，方便了工艺的转换。VerilogHDL是一个标准语言，为众多的EDA场上支持，因此移植性好。第1

6、章整体设计说明1、设计要求设计一个出租车自动计费器，计费包括起步价，行车里程计费、等待时间三部分，用三位数码管显示总金额，最大值为99.9元。起步价位5.0元，3km之内按起步价计费，超过3km，每km增加1元，等待时间计费为每分钟0.1元。用两位数码管显示总里程，最大值为99km，用两位数码管显示等待时间，最大值为99min。2、设计内容及思路此设计问题分为主控模块、里程计数模块、等待时间计数模块、计费模块和扫描显示模块。在行车计费模块中，将行驶的里程数转换为与之成正比的脉冲个数。每100个clk1·模拟1km，输出100个脉冲。3km之内为起步价，即300个clk

7、1之内为起步价，以后每km增加1元，即每10个clk1增加0.1元。在等待时间计数模块中，设置行驶状态输入信号为drive，行驶显示信号run，起步价预先固定在电路中，由drive信号异步置数至计费模块，同时使系统显示为当前行驶状态run，里程计数工作，到3km后，每10个clk1脉冲使计费增加0.1元，计费显示在数码管上。设置刹车信号break，等待状态显示信号pause，有break信号使系统显示为当前状态pause，等待时间计数模块工作，每分钟计费增加0.1元。第2章各模块的介绍1、电平转换模块moduleEDGE_TO_PULSE(CLK,I