逻辑设计基础

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1、第10章VHDL入门9/8/20211逻辑设计基础§1VHDL背景传统数字电路设计方法不适合设计大规模的系统。工程师不容易理解原理图设计的功能。众多软件公司开发研制了具有自己特色的电路硬件描述语言（HardwareDescriptionLanguage,HDL），存在着很大的差异，工程师一旦选用某种硬件描述语言作为输入工具，就被束缚在这个硬件设计环境之中。因此，硬件设计工程师需要一种强大的、标准化的硬件描述语言，作为可相互交流的设计环境。9/8/20212逻辑设计基础美国国防部在80年代初提出了VHSIC（VeryHighSpeedIntegratedCircu

2、it）计划，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成10万门级以上的设计，建立一项新的描述方法。1981年提出了一种新的HDL，称之为VHSICHardwareDescriptionLanguage，简称为VHDL，这种语言的成就有两个方面：描述复杂的数字电路系统成为国际的硬件描述语言标准9/8/20213逻辑设计基础VHDL的发展历程1981年6月，美国成立了VHDL工作小组；1983年6月，由Intermitrics,IBM和TexasInstrument组成开发小组，任务是：提出语言版本；开发其软件环境。1987年12月，IEEE公

3、布了IEEE-1076作为HDL的第一个标准；1993年，IEEE公布了VHDL_93;1999年：VHDL_AMS（AnalogMixedSignal）1999年：VHDL1076.6(RTL可综合子集)；2000年1月公布了VHDL1076-2000;2002年5月公布了VHDL1076-2002;9/8/20214逻辑设计基础VHDL的优点用于设计复杂的、多层次的设计。支持设计库和设计的重复使用与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计

4、时间，降低成本。更方便地向ASIC过渡VHDL有良好的可读性，容易理解。9/8/20215逻辑设计基础§2设计流程9/8/20216逻辑设计基础ENTITYfull_adderISPORT(a,b,cin:INBIT;s,cout:OUTBIT);ENDfull_adder;----------------------------------------------------------------------------ARCHITECTUREdataflowOFfull_adderISBEGINs<=aXORBXORcin;cout<=(aANDb)OR(

5、aANDcin)OR(bANDcin)ENDdataflow;9/8/20217逻辑设计基础VHDL代码到电路的转换9/8/20218逻辑设计基础VHDL与计算机语言的区别运行的基础计算机语言是在CPU＋RAM构建的平台上运行VHDL设计的结果是由具体的逻辑、触发器组成的数字电路执行方式计算机语言基本上以串行的方式执行VHDL在总体上是以并行方式工作验证方式计算机语言主要关注于变量值的变化VHDL要实现严格的时序逻辑关系§3VHDL语言9/8/20219逻辑设计基础§3.1VHDL标识符（Identifiers）基本标识符由字母、数字和下划线组成第一个字符必须是

6、字母最后一个字符不能是下划线不允许连续2个下划线保留字(关键字)不能用于标识符大小写是等效的9/8/202110逻辑设计基础§3.2VHDL数据对象常数（Constant）固定值，不能在程序中被改变增强程序的可读性，便于修改程序在综合后，连接到电源和地可在Library、Entity、Architecture、Process中进行定义，其有效范围也相应限定语法：constant常量名:类型[取值范围][:=常数];constantdata_bus_width:integer:=8;9/8/202111逻辑设计基础信号（Signals）代表连线，Port也是一种信

7、号没有方向性，可给它赋值，也可当作输入在Entity中和Architecture中定义设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值。用<=对信号进行赋值语法：signal信号名：类型[取值范围][:=初值];signalcount：bit_vector(3downto0):=“0011”;9/8/202112逻辑设计基础变量（Variable）临时数据，没有物理意义只能在Process和Function中定义，并只在其内部有效要使其全局有效，先转换为Signal。用:=进行赋值语法：variable变量名：类型[取值范围][:=初值];varia

8、bleresult:st