《信号完整性培训》ppt课件

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1、高速数字系统设计中的信号完整性安琪中国科学技术大学快电子学实验室2005年4月9日第3讲：时钟技术3-1一些基本概念和定义3-2时钟的产生3-3时钟的传输和分布中国科大快电子学安琪2系统时钟系统时钟在高速数字系统中扮演着举足轻重的角色，就像一个“节拍”发生器，协调着高速数字系统各部分的工作。如同一个交响乐队的指挥，是核心和灵魂。系统时钟的性能好坏，直接关系着整个高速数字系统的工作和整体性能。因此，系统时钟的产生，传输和分布在高速数字系统设计中是一个关键所在，其重要性是这么强调都不过分。系统时钟设计的基本目标是在满足系统对时

2、钟抖动（ClockJitters）、时钟偏差（ClockSkew），信号完整性（SignalIntegrity）等性能指标的要求，将时钟信号传递到系统的各个部件中去。系统时钟设计的任务基本可以分为两部分：高质量时钟信号的产生。时钟信号的传输与分布。在讨论高速数字系统的时钟设计之前，首先说明有关时钟的一些基本概念。中国科大快电子学安琪33-1一些基本概念和定义3-1-1时钟偏差（ClockSkew）时钟偏差：时钟信号的理想“沿变”和实际上的“沿变”之差。在实际系统中，造成时钟信号的“沿变”与理想“沿变”存在着差别的一个主

3、要原因是因为数字信号经过逻辑器件时，其传输延迟时间上存在着差别。因此，人们也常直观地将时钟偏差定义为器件输出时钟信号的传输延迟时间之差。ABCACB图3-1-1时钟偏差的定义中国科大快电子学安琪4内部时钟偏差和外部时钟偏差从更广义的角度出发，由于器件之间连线延迟的不同，或者负载条件的不同，都有可能引起时钟信号的实际“沿变”与理想的“沿变”不同。因此可以将时钟偏差分为两类：内部时钟偏差（IntrinsicSkew）：一种是由逻辑器件内部产生的，表现为逻辑器件输出之间信号延迟上的差别。外部时钟偏差（ExtrinsicSkew）

4、：另一种是由于连线延迟和负载条件不同引起的延迟差别，被称为外部时钟偏差（ExtrinsicSkew）。图4-1-2时钟信号的内、外Skew源示意图中国科大快电子学安琪5时钟性能损失为了度量由于时钟偏差引起的系统时钟性能损失，人们引进了一个指标，称为时钟性能损失（PerformancePenalty），它的定义如下：时钟性能损失=（4-1-1）其中，F为系统时钟频率，单位为赫兹（Hz）；D为时钟偏差,单位为秒（s）。时钟性能损失的大小是系统时钟频率和时钟偏差的函数。对于一个给定时钟偏差大小的系统，随着系统时钟频率的提高，时钟

5、性能损失增大；同样，对于一个给定的系统时钟频率，时钟偏差的大小也直接影响着时钟性能损失。中国科大快电子学安琪6图4-1-3时钟性能损失的示意图图4-1-3给出了时钟性能损失随系统时钟频率变化和时钟偏差大小变化的例子。中国科大快电子学安琪7时钟性能损失事实上，时钟性能损失表征的是时钟偏差占时钟信号周期的百分比，也就是相对比值。因此，时钟性能损失可以直接用时钟偏差占时钟信号周期的比值来定义：时钟性能损失=（4-1-2）其中，T=1/F为系统时钟的周期为秒（s）。对于前例，时钟性能损失=D/T=5ns/(1/25MHz)=5ns

6、/40ns=0.125中国科大快电子学安琪84-1-2内部时钟偏差的分类由逻辑器件内部产生的时钟偏差，或者说内部时钟偏差，从时钟偏差产生的机制上考虑，可以被划分为三种：1．占空比偏差（DutyCycleSkew）（4-1-3）时钟信号上升沿的传输延迟时间TPLH与下降沿的传输延迟时间TPHL之间的差。TPLH和TPHL的差会导致时钟脉冲的宽度失真。有时也称其为脉冲偏差（PulseSkew）。占空比偏差实质上是表征一个逻辑芯片的同一个管脚对时钟信号不同沿变（或称：跳变）的传输延迟特性，因此定义参数tPS来表征占空比偏差的大小

7、：图4-1-4时钟信号的占空比偏差tPLHtPHL理想时钟实际时钟中国科大快电子学安琪9时钟信号的脉宽之差由图4-1-4可看出：时钟信号沿的传输延迟时间TPLH与TPHL之间的之差就等于时钟信号正负脉冲的宽度之差。因此tPS也可以用时钟信号的脉宽之差来表示：（4-1-4）时钟信号的占空比可以用百分比的形式表示，如45%:55%，经常将%忽略，直接表示为：45:55。当tPS存在时，时钟信号的频率越高，对tPS大小的要求就越高。如：对于一个频率为25MHz的系统时钟，若要求其占空比为45：55%时，则tPS不能超过4ns。这

8、时要求：TPLH18ns，同时有TPHL22ns；或者TPHL18ns，同时有TPLH22ns。而对于一个50MHz的系统时钟，则tPS不能超过2ns，即要求：TPLH9ns，同时有TPHL11ns；或者TPHL9ns，同时有TPLH11ns。图4-1-5时钟信号的脉冲偏差tHIGHtL