数字逻辑整理总结

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1、2017年5月23日15:58数制及码制：整数部分：十进制转n进制：除n取余，倒序写出n进制转十进制：位值乘以n的位减1次方，累加小数部分：十进制转n进制：乘n取整。最后不一定能乘到整数，视情况而定。n进制转十进制：权值累加即可。例如二进制小数实际就是：加起来就是十进制小数值。二进制数转换成八进制数(或十六进制数)时，其整数部分和小数部分可以同时进行转换。其方法是：以二进制数的小数点为起点，分别向左、向右，每三位(或四位)分一组。对于小数部分，最低位一组不足三位(或四位)时，必须在有效位右边补0，使其足位。然后，把每一组二进制数转换成八进制(或十六进制)

2、数，并保持原排序。对于整数部分，最高位一组不足位时，可在有效位的左边补0，也可不补。二--十进制码BCD码分区基础的第1页二--十进制码BCD码余三码是8421码加0011（3）得到的。是无权码可靠性编码即能减少错误，有格雷码和奇偶校验码。格雷码无权，特征是相邻数的格雷码只有一位不同。模2和实际上就是异或。奇偶校验码实际上就是加一位，使1的个数和为奇数或偶数在传递数据，用于检验1位错误。分区基础的第2页分区基础的第3页分区基础的第4页线与：用OC门才能实现分区基础的第5页OC门还能实现总线传输：只要控制各个门电路的E端轮流等于1，并且任意时刻只有一个为1

3、，则各门电路的输出信号就能轮流传到总线上而互不干扰。逻辑函数的相等：或者说真值表相同。分区基础的第6页或者说真值表相同。注意分区基础的第7页最小项：与或形式。全部最小项和为1每个变量要么出现，要么出现反变量恰好一次。下标计算：反0原1，二进制数。mi最大项：或与形式。全部最大项和为0每个变量要么出现，要么出现反变量恰好一次。下标计算：反1原0，二进制数。Mi与或式代数化简：对于或与式，可以用对偶律转化与或式。卡诺图化简：先化为标准与或式，2，4，8，16.。相邻项可以花圈。约束条件型：约束条件F=0，则把使F=1的取值画上X，可以圈进来。分区基础的第8页

4、分区基础的第9页2017年5月23日20:21组合逻辑电路的分析步骤：1写逻辑函数2画真值表3找出逻辑功能4画改进的电路图（如果表达式化简后能用更少的门实现，或设计步骤：1分析要求，设出输入输出变量，列真值表。2由真值表写逻辑表达式（与或式）（检查竞争冒险！）3化简4画图；竞争冒险现象：以上两种，当A值改变时会产生不同步变化，产生错误。判断：当在给定条件下出现竞争冒险时，只需与一个0或者或一个1，即可消除。卡诺图两个合并圈若相切，则会~引入选通脉冲，加滤波电容也可以消除~分区组合逻辑的第10页译码器：类似于二进制转十进制的电路，n输入，2^n输出。即G都

5、为1时电路才能工作。分区组合逻辑的第11页74138芯片可以实现函数：适用于输入小于等于3的，8个输出正好对应8个最小项，按表达式连线即可。但要注意芯片输出是低电平有效。要转成非的形式。如下图74ls42功能：将8421码转为十进制数字，但只能转换小于等于9的编码器即译码器反过来，十进制转二进制分区组合逻辑的第12页74147：优先编码的十进制转8421码分区组合逻辑的第13页74151是8选1数据选择器、74153是双4选一数据选择器。分区组合逻辑的第14页分区组合逻辑的第15页分区组合逻辑的第16页2017年5月24日15:11触发器有两个稳定状态Q

6、=1或0，信号消失后保持不变四种触发器：1RS触发器：简单触发器没有时钟信号。时钟触发器，CP信号即时钟信号，CP为0时触发器保持状态。分区触发器的第17页D触发器：JK触发器：Q（n+1）=T触发器:JK触发器中J=K=T时。分区触发器的第18页同步触发器：CP=1时触发，缺点：空翻，维持阻塞触发器：一般是CP上升沿触发。克服了空翻。边沿触发器：CP下降沿触发，利用电流内部速度差解决空翻。分区触发器的第19页SR触发器转JK：分区触发器的第20页分区触发器的第21页2017年5月24日15:11电路输出Y只与电路现态Q有关称之为摩尔型时序电路。n位2进

7、制计数器：计数器内部用二进制数表示，每2^n个脉冲输出一个进位脉冲的计数器。x位计数器，x不等于2：那么时逢x进1的计数器。具体说，先根据实际问题描述确立状态及之间的转换，画出状态图，然后需要简化一下状态图。然后根据状态数确定触发器个数，n个触发器可表示2^n个状态。然后给状态分配二进制代码，代码各位即各触发器状态，比如110，即Q2=1，Q1=1，Q0=0时对应的状态。然后就可以给出各触发器和输出Y的卡诺图，化简得到各方程，然后画电路，检查自启动。Ohyes！分区时序逻辑的第22页若要求设计异步时序电路，则一般时在Q中选择其他的时钟信号，只需画出波形图

8、，看看哪个能用即可。加计数器即满了进1，减计数器为到0后借位进1异步集成计数器7